ZHCSVA8 April 2024 AFE20408
PRODUCTION DATA
- 1
- 1 特性
- 2 應用
- 3 說明
- 4 引腳配置和功能
- 5 規格
- 6 詳細說明
-
7 寄存器映射
- 7.1
全局寄存器映射
- 7.1.1
全局寄存器：全局頁面
- 7.1.1.1 NOP_RESET 寄存器（地址 = 00h）[復位 = 0000h]
- 7.1.1.2 頁面寄存器（地址 = 01h）[復位 = 0000h]
- 7.1.1.3 GEN_STATUS 寄存器（地址 = 03h）[復位 = 4000h]
- 7.1.1.4 ALARM_STATUS_0 寄存器（地址 = 04h）[復位 = 0000h]
- 7.1.1.5 ALARM_STATUS_1 寄存器（地址 = 05h）[復位 = 0000h]
- 7.1.1.6 PWR_STATUS_0 寄存器（地址 = 06h）[復位 = 0001h]
- 7.1.1.7 PWR_STATUS_1 寄存器（地址 = 07h）[復位 = 0000h]
- 7.1.1.8 PWR_EN 寄存器（地址 = 08h）[復位 = 0200h]
- 7.1.1.9 觸發器寄存器（地址 = 10h）[復位 = 0000h]
- 7.1.1.10 GPIO_DATA 寄存器（地址 = 11h）[復位 = 0001h]
- 7.1.1.11 DRVEN_SW_EN 寄存器（地址 = 12h）[復位 = 00FFh]
- 7.1.1.12 DRVEN 寄存器（地址 = 13h）[復位 = 0000h]
- 7.1.1.13 DAC_BCAST 寄存器（地址 = 14h）[復位 = 0000h]
- 7.1.1.14 GLOBAL_CFG 寄存器（地址 = 17h）[復位 = 0000h]
- 7.1.1.15 ADC_SENSE0 寄存器（地址 = 18h）[復位 = 0000h]
- 7.1.1.16 ADC_SENSE1 寄存器（地址 = 19h）[復位 = 0000h]
- 7.1.1.17 ADC_ADC0 寄存器（地址 = 1Ah）[復位 = 0000h]
- 7.1.1.18 ADC_ADC1 寄存器（地址 = 1Bh）[復位 = 0000h]
- 7.1.1.19 ADC_TMP 寄存器（地址 = 1Ch）[復位 = 0000h]
- 7.1.1
全局寄存器：全局頁面
- 7.2
通用配置寄存器映射
- 7.2.1
通用配置寄存器：第 0 頁
- 7.2.1.1 CHIP_ID 寄存器（地址 = 40h）[復位 = 2480h]
- 7.2.1.2 CHIP_VER 寄存器（地址 = 41h）[復位 = 0000h]
- 7.2.1.3 SDO_EN 寄存器（地址 = 42h）[復位 = 0000h]
- 7.2.1.4 GEN_CFG_0 寄存器（地址 = 44h）[復位 = 0010h]
- 7.2.1.5 GEN_CFG_1 寄存器（地址 = 45h）[復位 = 1101h]
- 7.2.1.6 ALARMOUT_SRC_0 寄存器（地址 = 48h）[復位 = 0000h]
- 7.2.1.7 ALARMOUT_SRC_1 寄存器（地址 = 49h）[復位 = 1833h]
- 7.2.1.8 ALARM_STATUS_0_BYP 寄存器（地址 = 4Ch）[復位 = 0000h]
- 7.2.1.9 ALARM_STATUS_1_BYP 寄存器（地址 = 4Dh）[復位 = 0000h]
- 7.2.1.10 PAON_SRC_0 寄存器（地址 = 50h）[復位 = 0000h]
- 7.2.1.11 PAON_SRC_1 寄存器（地址 = 51h）[復位 = 1833h]
- 7.2.1.12 RESET_FLAGS 寄存器（偏移 = 70h）[復位 = 000Fh]
- 7.2.1
通用配置寄存器：第 0 頁
- 7.3
ADC 配置寄存器映射
- 7.3.1
ADC 配置寄存器：第 1 頁
- 7.3.1.1 ADC_GEN_CFG 寄存器（地址 = 40h）[復位 = 3334h]
- 7.3.1.2 ADC_CONV_CFG_0 寄存器（地址 = 41h）[復位 = 0555h]
- 7.3.1.3 ADC_CONV_CFG_1 寄存器（地址 = 42h）[復位 = 0000h]
- 7.3.1.4 ADC_BYP 寄存器（地址 = 44h）[復位 = 0000h]
- 7.3.1.5 ADC_HYST_0 寄存器（地址 = 46h）[復位 = 0808h]
- 7.3.1.6 ADC_HYST_1 寄存器（地址 = 47h）[復位 = 0008h]
- 7.3.1.7 SENSE0_UP_THRESH 寄存器（地址 = 50h）[復位 = 7FFFh]
- 7.3.1.8 SENSE0_LO_THRESH 寄存器（地址 = 51h）[復位 = 8000h]
- 7.3.1.9 SENSE1_UP_THRESH 寄存器（地址 = 52h）[復位 = 7FFFh]
- 7.3.1.10 SENSE1_LO_THRESH 寄存器（地址 = 53h）[復位 = 8000h]
- 7.3.1.11 ADC0_UP_THRESH 寄存器（地址 = 54h）[復位 = 7FFFh]
- 7.3.1.12 ADC0_LO_THRESH 寄存器（地址 = 55h）[復位 = 0000h]
- 7.3.1.13 ADC1_UP_THRESH 寄存器（地址 = 56h）[復位 = 7FFFh]
- 7.3.1.14 ADC1_LO_THRESH 寄存器（地址 = 57h）[復位 = 0000h]
- 7.3.1.15 n mTMP_UP_THRESH 寄存器（地址 = 58h）[復位 = 7FFFh]
- 7.3.1
ADC 配置寄存器：第 1 頁
- 7.4 ADC 自定義通道序列發生器配置寄存器映射
- 7.5
DAC 配置寄存器映射
- 7.5.1
DAC 配置寄存器：第 3 頁
- 7.5.1.1 DAC_CURRENT 寄存器（地址 = 40h）[復位 = 0000h]
- 7.5.1.2 DAC_SYNC_CFG 寄存器（地址 = 41h）[復位 = 0000h]
- 7.5.1.3 DAC_CFG 寄存器（地址 = 42h）[復位 = 0000h]
- 7.5.1.4 DAC_APD_EN 寄存器（地址 = 43h）[復位 = AAFFh]
- 7.5.1.5 DACA_APD_SRC_0 寄存器（地址 = 44h）[復位 = 0000h]
- 7.5.1.6 DACA_APD_SRC_1 寄存器（地址 = 45h）[復位 = 1833h]
- 7.5.1.7 OUTA_APD_SRC_0 寄存器（地址 = 46h）[復位 = 0000h]
- 7.5.1.8 OUTA_APD_SRC_1 寄存器（地址 = 47h）[復位 = 1833h]
- 7.5.1.9 DACB_APD_SRC_0 寄存器（地址 = 48h）[復位 = 0000h]
- 7.5.1.10 DACB_APD_SRC_1 寄存器（地址 = 49h）[復位 = 1833h]
- 7.5.1.11 OUTB_APD_SRC_0 寄存器（地址 = 4Ah）[復位 = 0000h]
- 7.5.1.12 OUTB_APD_SRC_1 寄存器（地址 = 4Bh）[復位 = 1833h]
- 7.5.1.13 DAC_CODE_LIMIT_0 寄存器（地址 = 4Ch）[復位 = 3F3Fh]
- 7.5.1.14 DAC_CODE_LIMIT_1 寄存器（地址 = 4Dh）[復位 = 3F3Fh]
- 7.5.1.15 DAC_CODE_LIMIT_2 寄存器（地址 = 4Eh）[復位 = 3F3Fh]
- 7.5.1.16 DAC_CODE_LIMIT_3 寄存器（地址 = 4Fh）[復位 = 3F3Fh]
- 7.5.1.17 DRVEN0_EN 寄存器（地址 = 50h）[復位 = 0000h]
- 7.5.1.18 DRVEN1_EN 寄存器（地址 = 51h）[復位 = 0000h]
- 7.5.1.19 FLEXIO_EN 寄存器（地址 = 52h）[復位 = 0000h]
- 7.5.1
DAC 配置寄存器：第 3 頁
- 7.6 DAC 緩沖器寄存器映射
- 7.7 DAC 有效寄存器映射
- 7.1
全局寄存器映射
- 8 應用和實施
- 9 器件和文檔支持
- 10修訂歷史記錄
- 11機械、封裝和可訂購信息
6.3.3 輸出開關概述
AFE20408 可實現對器件 OUT 輸出電壓進行快速開關。OUT0 和 OUT2 輸出（來自 A 組和 B 組）可以由 DRVEN 輸入進行開關，或通過軟件進行開關。開通電壓由各自 DAC 組的 DAC0 和 DAC2 輸出進行設置，而關斷電壓由 VSS 或每個 DAC 的指定鉗位電壓進行設置。當相應的開關控制引腳或位被置為高電平有效（驅動啟用）時，OUT0 和 OUT2 引腳由 DAC0 和 DAC2 驅動。否則，OUT 引腳處于驅動禁用狀態并被驅動至 VSS 或相應的鉗位 DAC。
此外，每組的 DAC1 和 DAC3 輸出包括一個可實現快速關斷的簡化開關網絡。通過其中一個 DRVEN 引腳或通過軟件均可對 DAC1 和 DAC3 引腳進行開關。DAC1 和 DAC3 輸出引腳在開通時由 DAC1 和 DAC3 緩沖器驅動，在關斷時被驅動至 VSS。在可實現快速關斷的同時，開通時間受 DAC1 和 DAC3 緩沖器帶寬的限制，并且 DAC1 和 DAC3 還必須退出斷電狀態。
此類開關被設計為雙向開關，在通電時提供雙向電流，在斷電時提供阻斷電壓。開關控制功能進行了優化，旨在 DRVEN 輸入和輸出引腳電壓開關之間實現最小延遲。在啟動時或發生警報事件后，開關默認為關斷（驅動禁用）狀態。除了 VDD 電源崩潰之外，還有三個額外的復位事件：RESET 引腳邏輯低電平、軟件復位命令或 I2C 通用調用復位。所有復位事件都會生成一個斷電、驅動禁用序列。復位時，DAC 和 OUT 輸出變為 VSS。
圖 6-8 顯示了 AFE20408 中兩個 DAC 輸出組的開關通道配置。
圖 6-8 開關方框圖