ZHCUAN9C February 2013 – November 2023 TAS2505 , TAS2505-Q1
為了降低功耗,最好使用簡單的分頻器來獲得內部音頻處理時鐘。當輸入 MCLK 或其他源時鐘不是音頻處理時鐘的整數倍時,需要使用板載 PLL。TAS2505 分數 PLL 可用于生成內部主時鐘,該主時鐘用于生成 DAC 和數字效果所需的處理時鐘。此 PLL 具有可編程性,能夠在系統提供的各種時鐘下運行。
PLL 輸入支持 512kHz 至 20MHz 的時鐘,并且可通過寄存器編程以生成所需采樣率和高分辨率。可以通過寫入頁 0/寄存器 5 位 D7 來開啟 PLL。當 PLL 啟用時,PLL 輸出時鐘 PLL_CLK 通過以下公式得出:

其中
R = 1、2、3、...16(頁 0/寄存器 5,默認值 = 1)
J = 1、2、3、...63(頁 0/寄存器 6,默認值 = 4)
D = 0、1、2、…9999(頁 0/寄存器 7 和 8,默認值 = 0)
P = 1、2、3、...8(頁 0/寄存器 5,默認值 = 1)
可通過頁 0 寄存器 5 位 D7 開啟 PLL。可通過頁 0 寄存器 5 位 D6-D4 對變量 P 進行編程。可通過頁 0 寄存器 5 位 D3-D0 對變量 R 進行編程。可通過頁 0 寄存器 6 位 D5-D0 對變量 J 進行編程。變量 D 為 14 位,可編程到兩個寄存器中。MSB 部分可通過頁 0 寄存器 7 位 D5–D0 進行編程,LSB 部分可通過頁 0 寄存器 8 位 D7–D0 進行編程。要正確更新 D 分頻器值,必須先對頁 0 寄存器 7 進行編程,接著對頁 0 寄存器 8 進行編程。除非完成寫入頁 0 寄存器 8,否則新的 D 值不會生效。
當 PLL 啟用時,必須滿足以下條件。

80MHz ≤ (PLL_CLKIN × J.D × R/P) ≤ 110MHz
