ZHCSU62B December 2023 – July 2025 PCM3140-Q1
PRODUCTION DATA
除了增益校準外，還可以針對 0 至 255 個周期范圍內的相位誤差以一個調制器時鐘周期為步長對每個通道中的相位延遲進行精細校準或調整。調制器時鐘與用于 ADC_MOD_CLK 的時鐘相同，為 6.144MHz（輸出數據采樣速率為 48kHz 的倍數或約數）或 5.6448MHz（輸出數據采樣速率為 44.1kHz 的倍數或約數），而與模擬麥克風或數字麥克風用例無關。對于許多必須在每個通道之間以高分辨率進行相位匹配的應用（包括由外部元件或麥克風導致的任何通道間相位不匹配），該功能非常有用。表 7-15 展示了通道相位校準的可用可編程選項。
| P0_R64_D[7:0]：CH1_PCAL[7:0] | 輸入通道 1 的通道相位校準設置 |
|---|---|
| 0000 0000 = 0d（默認） | 輸入通道 1 相位校準，無延遲 |
| 0000 0001 = 1d | 輸入通道 1 相位校準延遲設置為一個調制器時鐘周期 |
| 0000 0010 = 2d | 輸入通道 1 相位校準延遲設置為兩個調制器時鐘周期 |
| … | … |
| 1111 1110 = 254d | 輸入通道 1 相位校準延遲設置為 254 個調制器時鐘周期 |
| 1111 1111 = 255d | 輸入通道 1 相位校準延遲設置為 255 個調制器時鐘周期 |
同樣，可以分別使用 CH2_PCAL (P0_R69) 到 CH8_PCAL (P0_R99) 寄存器位來配置輸入通道 2 到通道 8 的通道相位校準設置。
當模擬輸入和 PDM 輸入一起用于同步轉換時，不得使用相位校準功能。