ZHCSU62B December 2023 – July 2025 PCM3140-Q1
PRODUCTION DATA
該器件具有智能自動配置模塊，可生成 ADC 調制器和用于信號處理的數字濾波器引擎所需的所有必要內部時鐘。該配置通過監測音頻總線上 FSYNC 和 BCLK 信號的頻率來完成。
該器件支持（FSYNC 信號頻率的）各種輸出數據采樣速率和 BCLK 與 FSYNC 之比，以便在內部配置所有時鐘分頻器（包括 PLL 配置），而無需主機編程。表 7-6 和表 7-7 列出了支持的 FSYNC 和 BCLK 頻率。
| BCLK 與 FSYNC 之比 | BCLK (MHz) | ||||||||
|---|---|---|---|---|---|---|---|---|---|
| FSYNC (8kHz) | FSYNC (16kHz) | FSYNC (24kHz) | FSYNC (32kHz) | FSYNC (48kHz) | FSYNC (96kHz) | FSYNC (192kHz) | FSYNC (384kHz) | FSYNC (768kHz) | |
| 16 | 保留 | 0.256 | 0.384 | 0.512 | 0.768 | 1.536 | 3.072 | 6.144 | 12.288 |
| 24 | 保留 | 0.384 | 0.576 | 0.768 | 1.152 | 2.304 | 4.608 | 9.216 | 18.432 |
| 32 | 0.256 | 0.512 | 0.768 | 1.024 | 1.536 | 3.072 | 6.144 | 12.288 | 24.576 |
| 48 | 0.384 | 0.768 | 1.152 | 1.536 | 2.304 | 4.608 | 9.216 | 18.432 | 保留 |
| 64 | 0.512 | 1.024 | 1.536 | 2.048 | 3.072 | 6.144 | 12.288 | 24.576 | 保留 |
| 96 | 0.768 | 1.536 | 2.304 | 3.072 | 4.608 | 9.216 | 18.432 | 保留 | 保留 |
| 128 | 1.024 | 2.048 | 3.072 | 4.096 | 6.144 | 12.288 | 24.576 | 保留 | 保留 |
| 192 | 1.536 | 3.072 | 4.608 | 6.144 | 9.216 | 18.432 | 保留 | 保留 | 保留 |
| 256 | 2.048 | 4.096 | 6.144 | 8.192 | 12.288 | 24.576 | 保留 | 保留 | 保留 |
| 384 | 3.072 | 6.144 | 9.216 | 12.288 | 18.432 | 保留 | 保留 | 保留 | 保留 |
| 512 | 4.096 | 8.192 | 12.288 | 16.384 | 24.576 | 保留 | 保留 | 保留 | 保留 |
| 1024 | 8.192 | 16.384 | 24.576 | 保留 | 保留 | 保留 | 保留 | 保留 | 保留 |
| 2048 | 16.384 | 保留 | 保留 | 保留 | 保留 | 保留 | 保留 | 保留 | 保留 |
| BCLK 與 FSYNC 之比 | BCLK (MHz) | ||||||||
|---|---|---|---|---|---|---|---|---|---|
| FSYNC (7.35kHz) | FSYNC (14.7kHz) | FSYNC (22.05kHz) | FSYNC (29.4kHz) | FSYNC (44.1kHz) | FSYNC (88.2kHz) | FSYNC (176.4kHz) | FSYNC (352.8kHz) | FSYNC (705.6kHz) | |
| 16 | 保留 | 保留 | 0.3528 | 0.4704 | 0.7056 | 1.4112 | 2.8224 | 5.6448 | 11.2896 |
| 24 | 保留 | 0.3528 | 0.5292 | 0.7056 | 1.0584 | 2.1168 | 4.2336 | 8.4672 | 16.9344 |
| 32 | 保留 | 0.4704 | 0.7056 | 0.9408 | 1.4112 | 2.8224 | 5.6448 | 11.2896 | 22.5792 |
| 48 | 0.3528 | 0.7056 | 1.0584 | 1.4112 | 2.1168 | 4.2336 | 8.4672 | 16.9344 | 保留 |
| 64 | 0.4704 | 0.9408 | 1.4112 | 1.8816 | 2.8224 | 5.6448 | 11.2896 | 22.5792 | 保留 |
| 96 | 0.7056 | 1.4112 | 2.1168 | 2.8224 | 4.2336 | 8.4672 | 16.9344 | 保留 | 保留 |
| 128 | 0.9408 | 1.8816 | 2.8224 | 3.7632 | 5.6448 | 11.2896 | 22.5792 | 保留 | 保留 |
| 192 | 1.4112 | 2.8224 | 4.2336 | 5.6448 | 8.4672 | 16.9344 | 保留 | 保留 | 保留 |
| 256 | 1.8816 | 3.7632 | 5.6448 | 7.5264 | 11.2896 | 22.5792 | 保留 | 保留 | 保留 |
| 384 | 2.8224 | 5.6448 | 8.4672 | 11.2896 | 16.9344 | 保留 | 保留 | 保留 | 保留 |
| 512 | 3.7632 | 7.5264 | 11.2896 | 15.0528 | 22.5792 | 保留 | 保留 | 保留 | 保留 |
| 1024 | 7.5264 | 15.0528 | 22.5792 | 保留 | 保留 | 保留 | 保留 | 保留 | 保留 |
| 2048 | 15.0528 | 保留 | 保留 | 保留 | 保留 | 保留 | 保留 | 保留 | 保留 |
狀態寄存器 ASI_STS (P0_R21) 捕獲 FSYNC 頻率和 BCLK 與 FSYNC 之比的器件自動檢測結果。如果器件找到任何不受支持的 FSYNC 頻率和 BCLK 與 FSYNC 之比組合，器件會生成 ASI 時鐘錯誤中斷，并相應地使錄音通道靜音。
該器件使用集成的低抖動鎖相環 (PLL) 來生成 ADC 調制器和數字濾波器引擎以及其他控制塊所需的內部時鐘。該器件還支持使用 BCLK、GPIO1 或 GPIx 引腳（作為 MCLK）作為音頻時鐘源，而無需使用 PLL，從而降低功耗。但是，ADC 性能可能會因外部時鐘源的抖動而下降，如果外部音頻時鐘源頻率不夠高，則可能無法支持某些處理功能。因此，TI 建議在高性能應用中使用 PLL。有關如何在低功耗模式下配置和使用該器件而不使用 PLL 的更多詳細信息，請參閱用于低功耗關鍵應用的 TLV320ADCx140 應用報告。
該器件還支持使用 GPIO1 或 GPIx 引腳（作為 MCLK）作為基準輸入時鐘源來實現音頻總線控制器模式運行，并支持各種靈活選項和各種系統時鐘。有關控制器模式配置和操作的更多詳細信息和信息，請參閱配置和操作 TLV320ADCx140 作為音頻總線主設備 應用報告。
音頻總線時鐘錯誤檢測和自動檢測功能會自動生成所有內部時鐘，但可以分別使用 ASI_ERR (P0_R9_D5) 和 AUTO_CLK_CFG (P0_R19_D6) 寄存器位來禁用。在系統中，該禁用功能可用于支持自動檢測方案未涵蓋的自定義時鐘頻率。對于此類應用用例，必須注意確保多個時鐘分頻器均已正確配置。因此，TI 建議使用 PPC3 GUI 進行器件配置設置；有關更多詳細信息，請參閱 TLV320ADCx140 評估模塊 用戶指南和 PurePath? 控制臺圖形開發套件。