ZHCSXV5 January 2025 LMG2652
PRODUCTION DATA
7.3.7.2 BST 欠壓鎖定 (UVLO)
BST UVLO 電壓以 SW 引腳為基準。如果 BST 至 SW 電壓低于適用的 BST UVLO 電壓，BST UVLO 會阻止 INH 和 GDH 引腳導通高側 GaN 功率 FET，如下所述。圖 7-3 展示了 BST UVLO 阻止操作。BST UVLO 包含兩個獨立的 UVLO 功能，用于創建雙電平 BST UVLO。上部 BST UVLO 稱為 BST 導通 UVLO，僅控制是否允許高側 GaN 功率 FET 導通。下部 BST UVLO 稱為 BST 關斷 UVLO，僅用于控制在高側 GaN 功率 FET 已導通后高側 GaN 功率 FET 是否關斷。雙電平 UVLO 的工作方式與具有遲滯功能的單個 UVLO 不同。
圖 7-4 展示了雙電平 BST UVLO 運行情況。如果 BST 至 SW 電壓低于 BST 導通 UVLO 電壓（INH/GDH 脈沖 1、脈沖 2 的第一部分和脈沖 5），BST 導通 UVLO 可防止高側 GaN 功率 FET 在 INH 或 GDH 邏輯高電平下導通。在高側 GaN 功率 FET 成功導通后，系統會忽略 BST 導通 UVLO，而 BST 關斷 UVLO 輸出將在 INH 或 GDH 邏輯高電平脈沖（脈沖 2、脈沖 3、4 和 6 的 INH/GDH 第二部分）的剩余時間內受到監視。如果 BST 至 SW 電壓降至低于 BST 關斷 UVLO 電壓（INH/GDH 脈沖 6），則 BST 關斷 UVLO 會在 INH/GDH 邏輯高電平脈沖的剩余時間內關斷高側 GaN 功率 FET。
圖 7-4 BST UVLO 運行
雙電平 BST UVLO 的有效電壓遲滯是上限和下限 BST UVLO 電壓之間的差值。可以使用相同的遲滯來實現單級 BST UVLO，但允許后續高側 GaN 功率 FET 在遲滯范圍內的任何位置導通。單電平 BST UVLO 允許 INH/GDH 脈沖 5 導通高側 GaN 電源。雙電平 UVLO 設計可避免遲滯范圍內的任何導通。
雙電平 BST UVLO 支持寬遲滯，同時確保 BST 至 SW 電容器在每個 INH 或 GDH 脈沖開始時充分充電。寬遲滯允許使用較小的 BST 至 SW 電容器，這對于縮短高側啟動時間非常有用。INH 或 GDH 脈沖開始時有足夠的電容電荷有助于確保高側 GaN 功率 FET 不會在 INH 或 GDH 脈沖中過早關閉，以免導致轉換器運行不穩定。