4 引腳配置和功能

圖 4-1 DGQ 封裝28 引腳 HVSSOP頂視圖

表 4-1 引腳功能

引腳		類型⁽¹⁾	說明	外部組件或連接
名稱	編號	類型⁽¹⁾	說明	外部組件或連接
電源和接地
CP1	1	P	電荷泵飛跨電容器	在 CP1 和 CP2 間連接一個 0.01μF、100V 電容器。
CP2	2	P	電荷泵飛跨電容器	在 CP1 和 CP2 間連接一個 0.01μF、100V 電容器。
LGND	19	P	邏輯輸入基準接地	連接到邏輯接地端。這可以是 VNEG 和 VM – 8V 之間的任何電壓。
V3P3OUT	15	P	3.3V 穩(wěn)壓器輸出	使用 0.47μF 6.3V 陶瓷電容器旁路至 VNEG。可用于為 VREF 供電。
VCP	3	P	高側(cè)柵極驅(qū)動電壓	將一個電容為 0.1μF、電壓為 16V 的陶瓷電容器連接至 VM。
VM	4、13	P	主電源	連接到電機電源（8V 至 60V）。兩個引腳都必須連接到同一電源。使用 10μF（最小值）陶瓷電容器旁路至 VNEG。
SRC1	6	P	OUT1 的低側(cè) FET 源極	直接連接到 VNEG 或通過可選的電流感測電阻器連接
SRC2	7	P	OUT2 的低側(cè) FET 源極
SRC3	10	P	OUT3 的低側(cè) FET 源極
SRC4	11	P	OUT4 的低側(cè) FET 源極
VNEG	28，PPAD	P	負電源（雙電源）或接地（單電源）
控制
EN1	26	I	通道 1，啟用	邏輯高電平啟用 OUT1。內(nèi)部下拉電阻。
EN2	24	I	通道 2，啟用	邏輯高電平啟用 OUT2。內(nèi)部下拉電阻。
EN3	22	I	通道 3，啟用	邏輯高電平啟用 OUT3。內(nèi)部下拉電阻。
EN4	20	I	通道 4，啟用	邏輯高電平啟用 OUT4。內(nèi)部下拉電阻。
IN1	27	I	通道 1 輸入	邏輯輸入控制 OUT1 的狀態(tài)。內(nèi)部下拉電阻。
IN2	25	I	通道 2 輸入	邏輯輸入控制 OUT2 的狀態(tài)。內(nèi)部下拉電阻。
IN3	23	I	通道 3 輸入	邏輯輸入控制 OUT3 的狀態(tài)。內(nèi)部下拉電阻。
IN4	21	I	通道 4 輸入	邏輯輸入控制 OUT4 的狀態(tài)。內(nèi)部下拉電阻。
CLR_FAULT	16	I	清除故障輸入	負邊沿可清除受影響通道中的鎖存故障
nSLEEP	17	I	睡眠模式輸入	邏輯高電平用于啟用器件；邏輯低電平用于進入低功耗睡眠模式。內(nèi)部下拉電阻。
狀態(tài)
nFAULT	18	OD	故障	在故障條件下（過熱、過流、UVLO）時為邏輯低電平。開漏輸出。
輸出
OUT1	5	O	輸出 1	連接到負載
OUT2	8	O	輸出 2
OUT3	9	O	輸出 3
OUT4	12	O	輸出 4
無連接
NC	14	—	無連接	未連接至這些引腳

(1) I = 輸入，O = 輸出，OD = 開漏輸出，P = 功率