ZHCSQE7 august 2023 DRV8213
PRODUCTION DATA
每當(dāng)電源電壓降至低于 UVLO 下降閾值電壓 VUVLO 時(shí),器件中的所有電路都會被禁用,輸出 FETS 被禁用,所有內(nèi)部邏輯被復(fù)位,nFAULT 被拉低。如果由雙電源供電(僅限 RTE 封裝),當(dāng) VCC 引腳電壓降至 VUVLO_VCC 下降閾值以下時(shí),UVLO 觸發(fā)。此時(shí),VM 電源電壓可以一直下降到 0V。如果采用單電源供電(僅限 DSG 封裝),當(dāng) VM 引腳電壓降至 VUVLO_VM 下降閾值以下時(shí),UVLO 觸發(fā)。當(dāng)電源電壓升至高于 VUVLO上升閾值時(shí),將恢復(fù)正常運(yùn)行,如圖 8-12 所示。表 8-7 總結(jié)了器件進(jìn)入 UVLO 時(shí)的條件。
| 封裝型號 | VVM | VVCC | 器件響應(yīng) | IPROPI |
|---|---|---|---|---|
| RTE | 0V 至 VVM_MAX | <1.65V | UVLO | 不可用 |
| 0V 至 VVM_MAX | >1.65V | 正常運(yùn)行 | 適用于 VVM > 1.65V 的情況 | |
| DSG | <1.65V | 不適用 | UVLO | 不可用 |
| 1.65V 至 VVM_MAX | 不適用 | 正常運(yùn)行 | 可用 |