ZHCSXL5 December 2024 AFE5401-EP
PRODUCTION DATA
7.4.2 數據輸出模式
DSYNC1、DSYNC2、DCLK 和 D[11:0] 的功能通過選擇數據輸出模式來控制。圖 7-11 和圖 7-12 展示了 4x 串行化模式下 DSYNC1、DSYNC2、DCLK 和 D[11:0] 輸出引腳的功能。TRIG 引腳上的任何事件都會觸發 DSYNC1 和 DSYNC2 信號。DSYNC1 周期由 COMP_DSYNC1 寄存器值決定，而 DSYNC2 周期由 SAMPLE_COUNT 寄存器值決定。當 OUT_MODE_EN = 0 時，數據輸出是連續的。當 OUT_MODE_EN = 1 時，數據僅在采樣階段處于活動狀態。輸出引腳使用表 7-12 至表 7-16 中所述的寄存器進行配置。
圖 7-11 數據輸出時序圖（4x 串行化）
圖 7-12 數據輸出時序圖（4x 串行化，啟用輸入分頻器）表 7-12 寄存器功能
| 寄存器 | 功能 |
|---|---|
| DELAY_COUNT[23:0] | 從 TRIG 事件開始，采樣階段會延遲 DELAY_COUNT 個 tAFE_CLK 周期 |
| SAMPLE_COUNT[23:0] | 從 DELAY_PHASE 結束開始，采樣階段持續時間為 SAMPLE_COUNT 個 tAFE_CLK 周期 |
| COMP_DSYNC1[15:0] | 以 tAFE_CLK 周期數表示的 DSYNC1 周期 |
表 7-13 DSYNC1_START_LOW 寄存器
| DSYNC1_START_LOW | 說明 |
|---|---|
| 0 | 在采樣階段開始時，DSYNC1 為高電平 |
| 1 | 在采樣階段開始時，DSYNC1 為低電平 |
表 7-14 OUT_MODE_EN 寄存器
| OUT_MODE_EN | 說明 |
|---|---|
| 0 | 數據始終處于活動狀態 |
| 1 | 數據在采樣階段處于活動狀態 |
表 7-15 DSYNC_EN 寄存器
| DSYNC_EN | 說明 |
|---|---|
| 0 | 禁用 DSYNC 生成 |
| 1 | 啟用 DSYNC 生成 |
表 7-16 OUT_BLANK_HIZ 寄存器
| OUT_BLANK_HIZ | 說明 |
|---|---|
| 0 | D[11:0] 在非活動階段為低電平 |
| 1 | D[11:0] 在非活動階段為高阻抗 |
注：
器件中的信號處理塊始終處于活動狀態，不受輸出模式配置設置的控制。
圖 7-13 展示了在 3x 串行化且啟用輸入分頻器的情況下 DSYNC1、DSYNC2、DCLK 和 D[11:0] 輸出引腳的功能。
圖 7-13 數據輸出時序（3x 串行化，啟用輸入分頻器）表 7-17 中給出了 TRIG 至 DSYNC2 的延遲。
表 7-17 AFE_CLK = 25MHz 時整個串行化模式的 TRIG 至 DSYNC2 延遲
| 串行化模式 | TTRIG_DSYNC2_LAT(1) | 單位 |
|---|---|---|
| 4x | 230 | ns |
| 3x | 230 | ns |
| 2x | 240 | ns |
| 1x | 250 | ns |
(1) TRIG_DSYNC2_LAT 延遲可能會有 ±8ns 的變化。