ZHCSXL5 December 2024 AFE5401-EP
PRODUCTION DATA
| 最小值 | 標稱值 | 最大值 | 單位 | |||
|---|---|---|---|---|---|---|
| tADLY | 從輸入采樣時鐘的上升沿到實際發生采樣之間的孔徑延遲 | 3 | ns | |||
| 喚醒時間 | 從退出待機模式到數據有效的時間 | 500 | μs | |||
| 從退出 GLOBAL_PDN 模式到數據有效的時間 | 2 | ms | ||||
| 從停止并重新啟動輸入時鐘到數據有效的時間 | 500 | μs | ||||
| tLAT | ADC 延遲（默認，復位后） | 10.5 | tAFE_CLK 周期 | |||
| tSU | 數據建立時間 | 數據有效(1) 至 DCLK 上升沿的 50%，DRVDD = 3.3V，LOAD = 5pF，4 倍串行化，STR_CTRL_CLK 和 STR_CTRL_CLK_DATA = 0 | 4.1 | ns | ||
| 數據有效(1) 至 DCLK 上升沿的 50%，DRVDD = 1.8V，LOAD = 5pF，4 倍串行化，STR_CTRL_CLK 和 STR_CTRL_CLK_DATA = 5 | 3.7 | ns | ||||
| tHO | 數據保持時間 | DCLK 上升沿的 50% 至數據變為無效(1)，DRVDD = 3.3V，LOAD = 5pF，4 倍串行化，STR_CTRL_CLK 和 STR_CTRL_CLK_DATA = 0 | 2.8 | ns | ||
| DCLK 上升沿的 50% 至數據變為無效(1)，DRVDD = 1.8V，LOAD = 5pF，4 倍串行化，STR_CTRL_CLK 和 STR_CTRL_CLK_DATA = 5 | 2.7 | ns | ||||
| tR，tF | CMOS 輸出數據以及時鐘上升和下降時間 | DRVDD = 3.3V，負載 = 5pF，10% 至 90%，STR_CTRL_CLK 和 STR_CTRL_CLK_DATA = 0 | 1.2 | ns | ||
| DRVDD = 1.8V，負載 = 5pF，10% 至 90%，STR_CTRL_CLK 和 STR_CTRL_CLK_DATA = 5 | 1.1 | ns | ||||
| tOUT | 從 CLKIN 上升沿到 DCLK 上升沿的延遲，輸入時鐘過零到 DCLK 上升沿的 50%，DRVDD = 3.3V，負載 = 5pF，4 倍串行化，STR_CTRL_CLK 和 STR_CTRL_CLK_DATA = 0 | 6.7 | 9.5 | ns | ||
| tS_TRIG | TRIG 建立時間，TRIG 脈沖持續時間 ≥ tAFE_CLK | 4 | ns | |||
| tH_TRIG | TRIG 保持時間，TRIG 脈沖持續時間 ≥ tAFE_CLK | 3 | ns | |||