ZHCSXL5 December 2024 AFE5401-EP
PRODUCTION DATA
四個通道的數字數據經過多路復用后,通過 12 位并行 CMOS 總線輸出,從而減少器件引腳數。除了數據外,同時還輸出 CMOS 時鐘 (DCLK),數字接收器可以使用該時鐘來鎖存 AFE 輸出數據。在默認模式下,輸出數據和時鐘緩沖器通常可以驅動一個 5pF 負載電容。要驅動更大的負載(10pF 至 15pF),可以使用 STR_CTRL_CLK 和 STR_CTRL_DATA 寄存器位來增加 CMOS 輸出緩沖器的強度。請注意,輸出數據的建立時間和保持時間(相對于 DCLK)隨著負載電容的升高而縮短。請參閱表 6-1,其中提供了 5pF 和 15pF 負載電容的時序。