ZHCSPP4B June 2022 – February 2025 ADC12QJ1600-SP
PRODUCTION DATA
當通過 CLKCFG[1:0] 或 SPI 進行配置時，ORC 和 ORD 上提供了額外的 CMOS PLL 基準時鐘輸出。當 CLKCFG[1:0] 用于啟用時鐘輸出且 PD 保持低電平時，時鐘輸出在器件上電時可用。將 PD 引腳設置為高電平會禁用這些輸出；因此，當系統運行需要這些時鐘時，不應使用 PD 引腳。通過 DIVREF_C_MODE 和 DIVREF_D_MODE SPI 寄存器設置，CLKCFG[1:0] 引腳可實現 SPI 寄存器覆蓋。請注意，CLKCFG[1:0] 可用于啟用或禁用 ORC 和 ORD 并設置 ORC 的輸出分頻器，但不能設置 ORD 的輸出分頻器（僅啟用或禁用）。DIVREF_C 和 DIVREF_D 功能的優先級高于超范圍，如 表 6-4 和 表 6-5所示。將這些輸出用作時鐘輸出會導致輸出頻率下的 ADC 輸出頻譜中出現雜散，并且輸出頻率的諧波也會出現雜散。將這些輸出上的電容負載限制在10pF 以下，以限制噪聲影響。
DIVREF_D 功能僅在 DIVREF_C 也啟用 (DIVREF_C_MODE > 0) 時可用。如果只需要一個時鐘輸出，應將外部器件連接到 ORC 并啟用 DIVREF_C 功能。
| CPLL_OVR_EN | CLKCFG1 | CLKCFG0 | DIVREF_C_MODE | OVR_EN | ORC 功能 |
|---|---|---|---|---|---|
| 0 | 0 | 0 | X | 0 | 禁用 |
| 0 | 0 | 0 | X | 1 | 通道 C 超范圍 |
| 0 | 0 | 1 | X | X | PLL 基準 |
| 0 | 1 | 0 | X | X | PLL 基準 / 2 |
| 0 | 1 | 1 | X | X | PLL 基準 / 4 |
| 1 | X | X | 0x0 | 0 | 禁用 |
| 1 | X | X | 0x0 | 1 | 通道 C 超范圍 |
| 1 | X | X | 0x1 | X | PLL 基準 |
| 1 | X | X | 0x2 | X | PLL 基準 / 2 |
| 1 | X | X | 0x3 | X | PLL 基準 / 4 |
| CPLL_OVR_EN | CLKCFG1 | CLKCFG0 | DIVREF_D_MODE | OVR_EN | ORD 功能 |
|---|---|---|---|---|---|
| 0 | 0 | 0 | X | 0 | 禁用 |
| 0 | 0 | 0 | X | 1 | 通道 D 超范圍 |
| 0 | 0 | 1 | X | X | PLL 基準 |
| 0 | 1 | 0 | X | X | PLL 基準 |
| 0 | 1 | 1 | X | X | PLL 基準 |
| 0 | 0 | 0 | 0x0 | 0 | 禁用 |
| 1 | X | X | 0x0 | 1 | 通道 D 超范圍 |
| 1 | X | X | 0x1 | X | PLL 基準 |
| 1 | X | X | 0x2 | X | PLL 基準 / 2 |
| 1 | X | X | 0x3 | X | PLL 基準 / 4 |