ZHCSPP4B June 2022 – February 2025 ADC12QJ1600-SP
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低功耗后臺校準（LPBG）模式可降低啟用額外 ADC 內核的功耗開銷，同時仍允許對 ADC 內核進行后臺校準，以在工作條件發生變化時保持理想性能。LPBG 校準會修改后臺校準過程，將備用 ADC 內核斷電直至其準備好進行校準。設置 LP_EN = 1 以啟用低功耗后臺校準功能。ADC 內核的校準和交換可以由器件自動控制，也可以通過適當地設置 LP_TRIG 由系統手動控制。手動控制（LP_TRIG=1）允許系統觸發校準以便限制所出現的校準周期數，從而避免不必要的內核交換或將功耗保持在最低水平。例如，用戶可以決定僅在系統溫度變化某個固定溫度時運行校準。如果不需要手動控制，則可以啟用自動校準控制 (LP_TRIG=0)，以固定的時間間隔進行校準。
在自動校準模式 (LP_TRIG=0) 下，備用 ADC 內核睡眠時間可通過 LP_SLEEP_DLY 寄存器設置進行控制。LP_SLEEP_DLY 用于調整 ADC 喚醒以進行校準之前處于睡眠狀態的時間（當 LP_EN=1 且 LP_TRIG = 0 時）。LP_WAKE_DLY 設置在校準開始之前被喚醒后允許內核穩定的時間。在自動校準控制模式下，校準完成后，新校準的內核會立即換成有源內核，新的備用內核在喚醒和校準之前在睡眠期間斷電。
為了使用校準觸發器（CAL_SOFT_TRIG 或 CALTRIG）觸發校準和內核交換，可以將 LP_TRIG 設置為高電平來啟用手動校準控制。啟用手動控制 (LP_TRIG=1) 時，備用 ADC 在校準觸發器為高電平時保持在睡眠模式。將校準觸發器設置為低電平，然后喚醒備用 ADC 內核，并在等待指定的喚醒延遲 (LP_WAKE_DLY) 后啟動校準例程。校準完成并且校準觸發器再次設置為高電平后，備用 ADC 內核將交換為有源內核。如果校準觸發器保持低電平，則備用 ADC 內核會校準并加電，直到校準觸發器變為高電平，從而消耗功率。ADC12QJ1600-SP可以通過設置 CALSTAT 引腳以輸出 CAL_STOPPED 信號 (CAL_STATUS_SEL = 1) 來報告備用 ADC 何時在 CALSTAT 輸出引腳上完成校準。為了實現最低功耗，在校準完成之前將校準觸發器設置為高電平，以便在校準完成后立即讓備用 ADC 交換到有效 ADC 內核。否則，可以通過在所需時間將校準觸發器設置為高電平來手動計時 ADC 內核交換，從而更大限度地減少交換過程引起的潛在干擾對系統的影響。
在 LPBG 模式下，ADC 內核校準期間的功耗會增加。備用 ADC 保持睡眠的時間越長，平均功耗就越低；但是，睡眠周期中運行條件的巨大變化可能會由于有效 ADC 內核的未優化校準數據而導致 ADC 性能下降。當備用 ADC 內核校準時，功耗大致在前臺校準中的功耗與校準備用 ADC 時后臺校準中的功耗之間交替。設計電源網絡來控制此模式的瞬態電源要求，包括任何電源濾波網絡后的大容量電容，以幫助在電源瞬態期間調節電源電壓。