ZHCSTG5A October 2023 – February 2025 ADC12QJ1600-SEP
PRODUCTION DATA
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ADC12QJ1600-SEP 是一款四通道、12 位、1.6GSPS 模數(shù)轉(zhuǎn)換器 (ADC)。該器件在優(yōu)化后可在保持高采樣率和高性能的同時實現(xiàn)低功耗。由于具有低功耗、高采樣率和 12 位分辨率等特性，該器件非常適用于光檢測和測距（激光雷達）系統(tǒng)。高通道密度和寬輸入帶寬也使得此器件成為多通道示波器、數(shù)字轉(zhuǎn)換器和小型電子戰(zhàn)系統(tǒng)的理想之選。
該器件的緩沖輸入具有 6GHz 的全功率輸入帶寬 (-3dB)。該器件能對 L 頻帶 (1-2GHz) 和 S 頻帶 (2-4GHz) 進行直接射頻采樣，適用于頻率高達 4GHz 的電子戰(zhàn)系統(tǒng)和衛(wèi)星通信設(shè)備。
其中包含很多時鐘功能，可放寬系統(tǒng)時序要求并簡化系統(tǒng)架構(gòu)。該器件具有帶集成壓控振蕩器 (VCO) 的內(nèi)部鎖相環(huán) (PLL)，可通過低頻基準(zhǔn)生成采樣時鐘，無需使用外部高頻時鐘發(fā)生器。低頻 PLL 基準(zhǔn)還放寬了 SYSREF 時序基準(zhǔn)的時序，可實現(xiàn)確定性延遲和多器件同步。可以繞過內(nèi)部 PLL，直接向器件發(fā)送高頻采樣時鐘，以實現(xiàn)最高性能。SYSREF 窗口化功能通過直接測量和調(diào)整器件內(nèi)部的 SYSREF 延遲，而無需滿足外部時序要求，從而放寬了 SYSREF 的設(shè)置和保持要求。PLL 基準(zhǔn)時鐘可作為器件輸出，為數(shù)字邏輯 FPGA 或 ASIC 或相鄰器件計時，進而省去了外部時鐘緩沖器和分配器件。另外兩個 CMOS 輸出可以發(fā)送 PLL 基準(zhǔn)時鐘的副本或分頻后的副本，為系統(tǒng)中的其他器件提供時鐘。第四個時鐘輸出可以為 FPGA 或 ASIC 中的收發(fā)器塊輸出串行器/解串器基準(zhǔn)時鐘，以提供完整的系統(tǒng)時鐘解決方案。時間戳輸入可用于通過使用外部觸發(fā)器來標(biāo)記特定樣本。時間戳通過 JESD204C 接口輸出，可標(biāo)記 FPGA 或 ASIC 中的樣本。可選擇將時間戳信號（而不是串行器/解串器基準(zhǔn)時鐘）作為器件輸出，以將重定時觸發(fā)器復(fù)制到其他器件（例如激光二極管的脈沖驅(qū)動器）。
JESD204C 串行化接口通過增加每個通道的串行器/解串器比特率來減少印刷電路板 (PCB) 布線量，從而減少所需的通道數(shù)并減小系統(tǒng)尺寸。JESD204C 接口模式支持 2 至 8 個通道和高達 17.16Gbps 的串行器/解串器波特率，使每個應(yīng)用都能夠選擇最佳配置。8B 和 10B 以及 64B 和 66B 數(shù)據(jù)編碼選項均可用。8B 和10B 編碼模式向后兼容 JESD204B 接收器，而 64B 和 66B 編碼模式則通過減少鏈路開銷來提高效率。