4 引腳配置和功能

圖 4-1 四通道 ALR 封裝、144 焊球倒裝芯片 BGA
（頂視圖）

表 4-1 引腳功能

引腳		類型	說明
編號	名稱	類型	說明
A1、A4、A5、A8、B1、B2、B3、B4、B5、B6、B7、B8、C2、C5、C6、D2、D3、E1、E2、E4、E7、F4、F7、G4、G7、H1、H2、H4、H7、J2、K2、L1、L2、L3、L4、L5、L6、L7、L8、M1、M4、M5、M8	AGND	—	模擬電源接地。將 AGND、PGND、SE_GND 和 DGND 連接到電路板上的公共接地層 (GND)。
C3	BG	O	帶隙電壓輸出。如建議運行條件表中所指定，該引腳只能提供小電流并驅動有限的電容負載。該引腳可以在不使用時保持斷開。
B9	CALSTAT	O	前臺校準狀態輸出或器件警報輸出。功能通過 CAL_STATUS_SEL進行編程。該引腳可以在不使用時保持斷開。
A9	CALTRIG	I	前臺校準觸發器輸入。只有在 CAL_TRIG_EN中選擇硬件校準觸發時才使用此引腳，否則將使用 CAL_SOFT_TRIG 執行軟件觸發。不使用時將此引腳連接到 GND。
G1	CLK–	I	器件（采樣）時鐘負輸入或差分 PLL 基準時鐘負輸入。TI 強烈建議使用交流耦合以獲得最佳性能。如果 SE_CLK 用于應用基準時鐘，則可以使該引腳保持斷開狀態。
F1	CLK+	I	器件（采樣）時鐘正輸入或差分 PLL 基準時鐘負輸入。強烈建議將時鐘信號交流耦合至這個輸入以獲得最佳性能。該差分輸入具有內部 100Ω 差分終端，并且只要將 DEVCLK_LVPECL_EN 設置為 0，該差分輸入就會自偏置為理想輸入共模電壓。如果在使用 PLL 時將 SE_CLK 用于應用基準時鐘，則可以使該引腳保持斷開狀態。
C7	CLKCFG0	I	當使用 C-PLL（PLL_EN 設置為高電平）時，可以使用 CLKCFG0 和 CLKCFG1 在 ORC 和 ORD 中啟用額外的時鐘輸出。不使用時將此引腳接地。
D7	CLKCFG1	I	當使用 C-PLL（PLL_EN 設置為高電平）時，可以使用 CLKCFG0 和 CLKCFG1 在 ORC 和 ORD 中啟用額外的時鐘輸出。不使用時將此引腳接地。
K12	D0–	O	用于通道 0 的高速串行化數據輸出，負連接。該引腳可以在不使用時保持斷開，或使用 0Ω 至 1MΩ 電阻器將其連接至介于 GND (0V) 和 VD11 (1.1V) 之間的任何電壓電平。
J12	D0+	O	用于通道 0 的高速串行化數據輸出，正連接。該差分輸出必須采用交流耦合，并且必須始終在接收器上使用 100Ω 差分終端進行端接。該引腳可以在不使用時保持斷開，或使用 0Ω 至 1MΩ 電阻器將其連接至介于 GND (0V) 和 VD11 (1.1V) 之間的任何電壓電平。
H12	D1–	O	用于通道 1 的高速串行化數據輸出，負連接。該引腳可以在不使用時保持斷開，或使用 0Ω 至 1MΩ 電阻器將其連接至介于 GND (0V) 和 VD11 (1.1V) 之間的任何電壓電平。
G12	D1+	O	用于通道 1 的高速串行化數據輸出，正連接。該差分輸出必須采用交流耦合，并且必須始終在接收器上使用 100Ω 差分終端進行端接。該引腳可以在不使用時保持斷開，或使用 0Ω 至 1MΩ 電阻器將其連接至介于 GND (0V) 和 VD11 (1.1V) 之間的任何電壓電平。
F12	D2–	O	用于通道 2 的高速串行化數據輸出，負連接。該引腳可以在不使用時保持斷開，或使用 0Ω 至 1MΩ 電阻器將其連接至介于 GND (0V) 和 VD11 (1.1V) 之間的任何電壓電平。
E12	D2+	O	用于通道 2 的高速串行化數據輸出，正連接。該差分輸出必須采用交流耦合，并且必須始終在接收器上使用 100Ω 差分終端進行端接。該引腳可以在不使用時保持斷開，或使用 0Ω 至 1MΩ 電阻器將其連接至介于 GND (0V) 和 VD11 (1.1V) 之間的任何電壓電平。
D12	D3–	O	用于通道 3 的高速串行化數據輸出，負連接。該引腳可以在不使用時保持斷開，或使用 0Ω 至 1MΩ 電阻器將其連接至介于 GND (0V) 和 VD11 (1.1V) 之間的任何電壓電平。
C12	D3+	O	用于通道 3 的高速串行化數據輸出，正連接。該差分輸出必須采用交流耦合，并且必須始終在接收器上使用 100Ω 差分終端進行端接。該引腳可以在不使用時保持斷開，或使用 0Ω 至 1MΩ 電阻器將其連接至介于 GND (0V) 和 VD11 (1.1V) 之間的任何電壓電平。
K11	D4-	O	用于通道 4 的高速串行化數據輸出，負連接。不可用于單通道器件。該引腳可以在不使用時保持斷開，或使用 0Ω 至 1MΩ 電阻器將其連接至介于 GND (0V) 和 VD11 (1.1V) 之間的任何電壓電平。
J11	D4+	O	用于通道 4 的高速串行化數據輸出，正連接。不可用于單通道器件。該差分輸出必須采用交流耦合，并且必須始終在接收器上使用 100Ω 差分終端進行端接。該引腳可以在不使用時保持斷開，或使用 0Ω 至 1MΩ 電阻器將其連接至介于 GND (0V) 和 VD11 (1.1V) 之間的任何電壓電平。
H11	D5-	O	用于通道 5 的高速串行化數據輸出，負連接。不可用于單通道器件。該引腳可以在不使用時保持斷開，或使用 0Ω 至 1MΩ 電阻器將其連接至介于 GND (0V) 和 VD11 (1.1V) 之間的任何電壓電平。
G11	D5+	O	用于通道 5 的高速串行化數據輸出，正連接。不可用于單通道器件。該差分輸出必須采用交流耦合，并且必須始終在接收器上使用 100Ω 差分終端進行端接。該引腳可以在不使用時保持斷開，或使用 0Ω 至 1MΩ 電阻器將其連接至介于 GND (0V) 和 VD11 (1.1V) 之間的任何電壓電平。
F11	D6-	O	用于通道 6 的高速串行化數據輸出，負連接。不可用于單通道器件。該引腳可以在不使用時保持斷開，或使用 0Ω 至 1MΩ 電阻器將其連接至介于 GND (0V) 和 VD11 (1.1V) 之間的任何電壓電平。
E11	D6+	O	用于通道 6 的高速串行化數據輸出，正連接。不可用于單通道器件。該差分輸出必須采用交流耦合，并且必須始終在接收器上使用 100Ω 差分終端進行端接。該引腳可以在不使用時保持斷開，或使用 0Ω 至 1MΩ 電阻器將其連接至介于 GND (0V) 和 VD11 (1.1V) 之間的任何電壓電平。
D11	D7-	O	用于通道 7 的高速串行化數據輸出，負連接。不可用于單通道器件。該引腳可以在不使用時保持斷開，或使用 0Ω 至 1MΩ 電阻器將其連接至介于 GND (0V) 和 VD11 (1.1V) 之間的任何電壓電平。
C11	D7+	O	用于通道 7 的高速串行化數據輸出，正連接。不可用于單通道器件。該差分輸出必須采用交流耦合，并且必須始終在接收器上使用 100Ω 差分終端進行端接。該引腳可以在不使用時保持斷開，或使用 0Ω 至 1MΩ 電阻器將其連接至介于 GND (0V) 和 VD11 (1.1V) 之間的任何電壓電平。
A11、A12、B11、B12、C10、F10、G10、K10、L9、L11、L12、M11、M12	DGND	—	數字電源接地。將 AGND、PGND、SE_GND 和 DGND 連接到電路板上的公共接地層 (GND)。
A3	INA-	I	四通道、雙通道和單通道器件的通道 A 模擬輸入負連接。有關詳細說明，請參閱 INA+。該輸入通過 50Ω 終端電阻器端接至 VA11。該引腳可以在不使用時保持斷開。
A2	INA+	I	四通道、雙通道和單通道器件的通道 A 模擬輸入正連接。差分滿量程輸入電壓由 FS_RANGE 寄存器確定（請參閱滿量程電壓 (VFS) 調整部分）。該輸入通過 50Ω 終端電阻器端接至 VA11。輸入共模電壓在內部自偏置到 VA11（標稱值為 1.1V），必須遵循建議運行條件表中的建議。如果不需要直流信號，可將此輸入交流耦合到電源。如果需要直流信號，則必須使用直流耦合全差分驅動放大器，并將其輸出共模電壓設置為 VA11 電源電壓。該引腳可以在不使用時保持斷開。
A7	INB–	I	四通道和雙通道器件的通道 B 模擬輸入負連接。對于單通道器件，不可連接。有關詳細說明，請參閱 INB+。該輸入通過 50Ω 終端電阻器端接至 VA11。該引腳可以在不使用時保持斷開。
A6	INB+	I	四通道和雙通道器件的通道 B 模擬輸入正連接。對于單通道器件，不可連接。差分滿量程輸入電壓由 FS_RANGE 寄存器確定（請參閱滿量程電壓 (VFS) 調整部分）。該輸入通過 50Ω 終端電阻器端接至 VA11。輸入共模電壓在內部自偏置到 VA11（標稱值為 1.1V），必須遵循建議運行條件表中的建議。如果不需要直流信號，可將此輸入交流耦合到電源。如果需要直流信號，則必須使用直流耦合全差分驅動放大器，并將其輸出共模電壓設置為 VA11 電源電壓。該引腳可以在不使用時保持斷開。
M7	INC–	I	四通道器件的通道 C 模擬輸入負連接。對于單通道和雙通道器件，不可連接。有關詳細說明，請參閱 INC+。該輸入通過 50Ω 終端電阻器端接至 VA11。該引腳可以在不使用時保持斷開。
M6	INC+	I	四通道器件的通道 C 模擬輸入正連接。對于單通道和雙通道器件，不可連接。差分滿量程輸入電壓由 FS_RANGE 寄存器確定（請參閱滿量程電壓 (VFS) 調整部分）。該輸入通過 50Ω 終端電阻器端接至 VA11。輸入共模電壓在內部自偏置到 VA11（標稱值為 1.1V），必須遵循建議運行條件表中的建議。如果不需要直流信號，可將此輸入交流耦合到電源。如果需要直流信號，則必須使用直流耦合全差分驅動放大器，并將其輸出共模電壓設置為 VA11 電源電壓。該引腳可以在不使用時保持斷開。
M3	IND–	I	四通道器件的通道 D 模擬輸入負連接。對于單通道和雙通道器件，不可連接。有關詳細說明，請參閱 IND+。該輸入通過 50Ω 終端電阻器端接至 VA11。該引腳可以在不使用時保持斷開。
M2	IND+	I	四通道器件的通道 D 模擬輸入正連接。對于單通道和雙通道器件，不可連接。差分滿量程輸入電壓由 FS_RANGE 寄存器確定（請參閱滿量程電壓 (VFS) 調整部分）。該輸入通過 50Ω 終端電阻器端接至 VA11。輸入共模電壓在內部自偏置到 VA11（標稱值為 1.1 V），必須遵循建議運行條件表中的建議。如果不需要直流信號，可將此輸入交流耦合到電源。如果需要直流信號，則必須使用直流耦合全差分驅動放大器，并將其輸出共模電壓設置為 VA11 電源電壓。該引腳可以在不使用時保持斷開。
C9	ORA	O	通道 A 的快速超范圍檢測狀態輸出。當通道 A 的模擬輸入超過 OVR_T 中編程的閾值時，該狀態指示器會變為高電平。最小脈沖持續時間由 OVR_N 設置。有關更多信息，請參閱 ADC 超范圍檢測部分。該引腳可以在不使用時保持斷開。
D9	ORB	O	通道 B 的快速超范圍檢測狀態輸出。僅用于四通道和雙通道器件。對于單通道器件，不可連接。當通道 B 的模擬輸入超過 OVR_T 中編程的閾值時，此狀態指示器變為高電平。最小脈沖持續時間由 OVR_N 設置。有關更多信息，請參閱 ADC 超范圍檢測部分。該引腳可以在不使用時保持斷開。
E9	ORC	O	通道 C 的快速超范圍檢測狀態輸出或額外的時鐘輸出。快速超范圍檢測功能僅適用于四通道器件。當通道 C 的模擬輸入超過 OVR_T 中編程的閾值時，此狀態指示器變為高電平。最小脈沖持續時間由 OVR_N 設置。有關更多信息，請參閱 ADC 超范圍檢測部分。通過 CLKCFG[1:0] 或 SPI 寄存器配置啟用時以及 PLL_EN 為高電平時，該引腳也可用作額外的時鐘輸出 (DIVREF_C)。當 CLKCFG0 和 CLKCFG1 均設置為低電平（或通過 SPI 禁用）時，ORC 輸出用于輸出 ADC 通道 C 的超范圍信號。可將 ORC 編程為 PLLREFO 的副本 (CLKCFG[1:0] = 0x1) 或 PLLREFO 的 2 分頻 (CLKCFG[1:0] = 0x2) 或 4 分頻 (CLKCFG[1:0] = 0x3) 的副本。如果 PLL_EN 設置為高電平、PD 設置為低電平且 CLKCFG[1:0] 進行了適當配置，則 ORC 上的時鐘在器件上電時可用。該引腳可以在不使用時保持斷開。
F9	ORD	O	通道 D 的快速超范圍檢測狀態輸出或額外的時鐘輸出。快速超范圍檢測功能僅適用于四通道器件。當通道 D 的模擬輸入超過 OVR_T 中編程的閾值時，此狀態指示器變為高電平。最小脈沖持續時間由 OVR_N 設置。有關更多信息，請參閱 ADC 超范圍檢測部分。通過 CLKCFG[1:0] 或 SPI 寄存器配置啟用時以及 PLL_EN 為高電平時，該引腳也可用作額外的時鐘輸出 (DIVREF_D)。當 CLKCFG0 和 CLKCFG1 均設置為低電平（或通過 SPI 禁用）時，ORD 輸出用于輸出 ADC 通道 D 的超范圍信號。當設置任何一個或兩個 CLKCFG[1:0] 時，可將 ORD 編程為 PLLREFO 的副本。如果 PLL_EN 設置為高電平且 PD 保持低電平，則其在啟動時可用。當通過 SPI 寄存器覆蓋時，可將 ORD 設置為 PLLREFO 的 2 分頻或 4 分頻副本。ORD 的時鐘輸出僅在 ORC 也有時鐘輸出時才可用。如果只需要一個時鐘，則使用 ORC。該引腳可以在不使用時保持斷開。
M9	PD	I	CMOS 輸入，用于關閉器件電源以節省功耗或校準溫度二極管。將 PD 設置為高電平會禁用 PLLREFO 以及 ORC 和 ORD 時鐘輸出，因此如果這些時鐘對于系統運行至關重要，則不應使用該引腳。不使用時將此引腳連接到 GND。
J3、K5	PGND	—	PLL 電源接地。將 AGND、PGND、SE_GND 和 DGND 連接到電路板上的公共接地層 (GND)。
D8	PLL_EN	I	CMOS 輸入，用于啟用內部 PLL 以采樣時鐘的生成（如果設置為高電平）或禁用并繞過 PLL（如果設置為低電平）。不使用 PLL 時將此引腳連接到 GND。
C8	PLLREF_SE	I	CMOS 輸入，設置為高電平時用于選擇單端 PLL 基準時鐘輸入 (SE_CLK)，設置為低電平時用于選擇差分時鐘輸入 (CLK±)。如果禁用 PLL，采樣時鐘只能使用 CLK±。如果未使用 PLL 或 CLK± 被用作基準時鐘輸入，則應將此引腳連接至 GND。
K7	PLLREFO–	O	負 LVDS PLL 基準時鐘輸出。該時鐘通過所選的 PLL 基準時鐘輸入（CLK± 或 SE_CLK）重復。當 PLL_EN 設置為高電平且 PD 保持低電平時，其在器件上電時可為其他器件提供時鐘。該引腳可以在不使用時保持斷開。
J7	PLLREFO+	O	正 LVDS PLL 基準時鐘輸出。該時鐘通過所選的 PLL 基準時鐘輸入（CLK± 或 SE_CLK）重復。當 PLL_EN 設置為高電平且 PD 保持低電平時，其在器件上電時可為其他器件提供時鐘。該引腳可以在不使用時保持斷開。
F8	SCLK	I	串行接口時鐘。此引腳用作串行接口時鐘輸入，可為串行編程數據輸入和輸出提供時鐘。使用串行接口部分更詳細地介紹了串行接口。支持 1.1V 至 1.9V CMOS 電平。
E8	SCS	I	串行接口芯片選擇低電平有效輸入。使用串行接口部分更詳細地介紹了串行接口。支持 1.1V 至 1.9V CMOS 電平。該引腳到 VD11 有一個 82kΩ 上拉電阻器。
G8	SDI	I	串口數據輸入。使用串行接口部分更詳細地介紹了串行接口。支持 1.1V 至 1.9V CMOS 電平。
G9	SDO	O	串行接口數據輸出。使用串行接口部分更詳細地介紹了串行接口。該引腳在器件正常運行期間處于高阻抗狀態。在串行接口讀取操作期間，該引腳輸出 1.9V CMOS 電平。該引腳可以在不使用時保持斷開。
F2	SE_CLK	I	單端 PLL 基準時鐘輸入。當 PLL_EN 和 PLLREF_SE 保持高電平時，選擇此輸入。當 PLLREF_SE 設置為低電平時，CLK± 用作差分 PLL 基準輸入。該引腳可以在不使用時連接到 GND。
G2	SE_GND	—	單端 PLL 基準時鐘輸入的接地基準。將 AGND、PGND、SE_GND 和 DGND 連接到電路板上的公共接地層 (GND)。
C4	SYNCSE	I	單端 JESD204C SYNC 信號。此輸入為低電平有效輸入，當 SYNC_SEL 設置為 0 時，用于在 8B/10B 模式中初始化 JESD204C 串行鏈路。64B/66B 模式不使用 SYNC 信號。當在 8B/10B 模式中切換為低電平時，此輸入會啟動代碼組同步（請參閱代碼組同步 (CGS) 部分）。代碼組同步后，必須將此輸入切換為高電平以啟動初始通道對齊序列（請參閱初始通道對齊序列 (ILAS) 部分）。如果 TMSTP± 或 JSYNC_N 用作 JESD204C SYNC 信號或用于 64B/66B 編碼 JESD204C 模式，請將此引腳接地。
K1	SYSREF-	I	SYSREF 負輸入。如果不使用此引腳，則將其保持斷開狀態，并使用 SYSREF_RECV_EN 將 SYSREF± 接收器斷電。
J1	SYSREF+	I	SYSREF 正輸入用于在 JESD204C 接口上實現同步和確定性延遲。該差分輸入（SYSREF+ 至 SYSREF–）具有內部未修整的 100Ω 差分端接，當 SYSREF_LVPECL_EN 設置為 0 時，可以進行交流耦合。當 SYSREF_LVPECL_EN 設置為 0 時，該輸入會自偏置。每個輸入引腳（SYSREF+ 和 SYSREF–）上的終端改為 50Ω 接地，并且當 SYSREF_LVPECL_EN 設置為 1 時，可以進行直流耦合。當 SYSREF_LVPECL_EN 設置為 1 時，該輸入不會自偏置，必須從外部偏置到建議運行條件表中提供的輸入共模電壓范圍。如果不使用此引腳，則將其保持斷開狀態，并使用 SYSREF_RECV_EN將 SYSREF± 接收器斷電。
K4	TDIODE–	I	溫度二極管負（陰極）連接。該引腳可以在不使用時保持斷開。
K3	TDIODE+	I	溫度二極管正（陽極）連接。可以將外部溫度傳感器連接到 TDIODE+ 和 TDIODE- 來監測器件的結溫。該引腳可以在不使用時保持斷開。
D1	TMSTP–	I	時間戳輸入負連接。如果不需要時間戳，可以將該引腳保持斷開狀態并將 TMSTP 接收器斷電 (TMSTP_RECV_EN = 0)。
C1	TMSTP+	I	時間戳輸入正連接。當 TIME_STAPK_EN 設置為 1 時，該輸入為時間戳輸入，用于標記特定采樣。有關更多使用信息，請參閱時間戳部分。必須將 TMSTP_RECV_EN 設置為 1 才能使用該輸入。該差分輸入（TMSTP+ 至 TMSTP–）具有內部未修整的 100Ω 差分終端，當 TMSTP_LVPECL_EN 設置為 0 時，可以進行交流耦合。每個輸入引腳（TMSTP+ 和 TMSTP-）上的終端改為 50Ω 接地，并且當 TMSTP_LVPECL_EN 設置為 1 時，可以進行直流耦合。該引腳不會自偏置，因此對于交流和直流耦合配置，必須從外部偏置。當交流和直流耦合時，共模電壓必須處于建議運行條件表中提供的范圍內。也可用作采用 8b/10b 編碼的 JESD204C 接口的差分 SYNC 輸入。如果不需要時間戳，可以將該引腳保持斷開狀態并將 TMSTP 接收器斷電 (TMSTP_RECV_EN = 0)。
K9	TRIGOUT–	O	負 LVDS 輸出，通過 TMSTP± 或串行器/解串器 PLL 生成的時鐘輸出重復觸發。此輸出可通過將 TRIGOUT_EN 設置為 1 并通過 TRIGOUT_MODE進行配置來啟用。將 PD 引腳設置為高電平將禁用此輸出。該引腳可以在不使用時保持斷開。
J9	TRIGOUT+	O	正 LVDS 輸出，通過 TMSTP± 或串行器/解串器 PLL 生成的時鐘輸出重復觸發。此輸出可通過將 TRIGOUT_EN 設置為 1 并通過 TRIGOUT_MODE進行配置來啟用。將 PD 引腳設置為高電平將禁用此輸出。該引腳可以在不使用時保持斷開。
D6、E3、E5、F3、F5、G3、G5、H3、H5、J6	VA11	—	1.1V 模擬電源
D4、D5、E6、F6、G6、H6	VA19	—	1.9V 模擬電源
A10、B10、D10、E10、H8、H9、H10、J10、L10、M10	VD11	—	1.1V 數字電源
J4、J5	VPLL19	—	用于內部 PLL 和 VCO 的 1.9V 電源
K6	VREFO	—	為 PLLREFO± 輸出驅動器和 PLL 電荷泵提供 1.9V 電源
J8、K8	VTRIG	—	為 TRIGOUT± 輸出驅動器提供 1.1V 至 1.9V 電源