PGA309 前端 PGA 包含自動置零運算放大器，可實現精密低噪聲測量，而不會產生常規低壓 CMOS 運算放大器中通常出現的閃爍噪聲或 1/f 噪聲。

這種自動置零拓撲可以消除內部振蕩器每個時鐘周期內的放大器低頻噪聲和失調電壓。因此，PGA309 的低頻噪聲電壓頻譜將變得平坦，僅在大約 7kHz 及其倍數頻率下出現小的殘留時鐘饋通分量。圖 2-27 詳細說明了粗略失調電壓調整為 0mV 時的 PGA309 電壓噪聲頻譜。這種自動置零方法通過按比例對 PGA309 的輸出進行濾波來實現更高精度的測量。使用均值計算方法的傳統 CMOS 運算放大器不會改善 1/f 噪聲區域中的信噪比。此外，自動置零技術使得 PGA309 輸入失調電壓能夠實現非常好的溫度和時間穩定性。

圖 2-27 電壓噪聲功率頻譜以輸入為基準 (RTI)，粗略失調電壓調整 = 0mV，增益 = 1152，CLK_CFG =“00”（默認值）

PGA309 低頻電壓噪聲密度 (RTI) 約為 210nV/√ Hz。為了將此數值轉換為示波器測量的峰峰值幅度，需使用以下公式：

V_NPP = (e_ND)(√ BW)(crest factor)

其中：

• V_NPP = 電壓噪聲峰峰值 (nV_PP)
• e_ND = 電壓噪聲密度 (nV/√ Hz)
• BW = 目標帶寬 (Hz)
• 波峰因數 = 將 rms 噪聲轉換為峰峰值噪聲的概率因數（波峰因數值為 6 時可將出現更大峰峰值幅度的概率降低至小于 0.3%）。

PGA309 峰峰值噪聲，RTI，BW = 10Hz：

V_NPP = (210nV/√ Hz)(√10Hz)(6) = 3984nV_PP = 3.98μV_PP (RTI)

PGA309 總增益為 1152 時，這意味著 V_OUT 處的噪聲將是 4.58mV_PP，如圖 2-28 所示。

圖 2-28 V_OUT 噪聲，0.1Hz 至 10Hz 峰峰值噪聲

為了補償具有較大初始失調電壓的橋式傳感器，PGA309 前端 PGA 的輸入級包含一個獲得專利的電路，允許基于自動置零拓撲的粗略失調電壓調整。在內部自動置零振蕩器的每個時鐘周期，都會從輸入信號中減去輸入放大器級的失調電壓和噪聲，得到的結果將與粗略失調電壓調整 DAC 產生的小電壓相加。這樣得到的值將成為 PGA309 以輸入為基準的失調電壓。此值可以是正值或負值，如節 2.2“失調電壓調節”所述。此運算不會增加 PGA309 的低頻 1/f 噪聲。但是，粗略失調電壓 DAC 中內部元件的失配可能會產生與常規傳統 CMOS 運算放大器相同數量級的溫度誤差和長期穩定性誤差（即輸入失調電壓溫漂高達 10μV/°C）。

為了產生隨溫度和時間變化保持穩定的值，粗略失調電壓 DAC 電路包含一個可旋轉內部元件的斬波電路，用于對粗略失調電壓調整 DAC 輸出端的失配誤差進行均值計算。這樣可以實現具有極高時間穩定性和溫度穩定性的粗略失調電壓調整。

粗略失調電壓 DAC 斬波技術的設計缺點在于可能會在 PGA309 輸出端 V_OUT 處出現時鐘饋通干擾（由于旋轉元件）。當粗略失調電壓調整設置為 0mV 時，PGA309 的 V_OUT 信號上的時鐘饋通分量實際上可以忽略不計，如圖 2-29 所示。

圖 2-29 未濾波的 V_OUT 時鐘饋通，粗略失調電壓調整 = 0mV，增益 = 1152，CLK_CFG =“00”（默認值）

由于粗略失調電壓調整 DAC 值會增大時鐘的幅度，因此饋通干擾也會增大。對于 V_REF = +5V 且滿量程粗略失調電壓 DAC 值為 ?59mV 的情況，時鐘饋通干擾如圖 2-30 所示。這張示波器圖是在 PGA309 設置為其最大內部增益 1152、粗略失調電壓調整 DAC 設置為 ?59mV 且 V_IN 設置為 +61mV 的條件下截取的。以輸入為基準 (RTI)，此 V_OUT 干擾僅為 347μV_PP (0.4V_PP/1152)。此干擾出現在內部自動置零時鐘的一半處（通常為 3.5kHz）。此干擾不會反射回低頻范圍，并可在目標信號為 1kHz 或以下時被濾除。圖 2-31 是本例中 V_OUT 峰峰值噪聲的示波器圖。圖 2-32 展示了粗略失調電壓調整 DAC 設置為 ?59mV 且 V_IN = +61mV 情況下的電壓噪聲頻譜。在圖 2-32 中，基帶噪聲與粗略失調電壓調整設置為零時的噪聲（如圖 2-27 所示）大致相同，但存在大約 3.5kHz 的額外尖峰。

圖 2-30 未濾波的 V_OUT 時鐘饋通干擾，粗略失調電壓調整 = ?59mV，增益 = 1152，V_IN = +61mV，CLK_CFG =“00”（默認值）。V_OUT 干擾 (RTI) = 347μV_PP

圖 2-31 經濾波的 0.1Hz 至 10Hz V_OUT 峰峰值噪聲，粗略失調電壓調整 = ?59mV，增益 = 1152，V_IN = +61mV，CLK_CFG =“00”（默認值）

圖 2-32 電壓噪聲頻譜 (RTI)，粗略失調電壓調整 = ?59mV，增益 = 1152，V_IN = +61mV，CLK_CFG =“00”（默認值）

如果應用中的粗略失調電壓調整 DAC 斬波電路的時鐘饋通干擾會導致問題，可為前端 PGA 的粗略失調電壓 DAC 時鐘和自動置零時鐘選擇替代模式。寄存器 5 位 (13:12) 分別稱為 CLK_CFG1 和 CLK_CFG0。表 2-23 列出了使用這些位時提供的時鐘方案。到目前為止已經討論了 CLK_CFG =“00”。

在 CLK_CFG =“01”模式下，粗略失調電壓調整 DAC 斬波為關閉狀態。時鐘饋通干擾不再存在（圖 2-33 展示了 0.1Hz 至 10Hz V_OUT 峰峰值噪聲），且 V_OUT 噪聲頻譜很干凈，如圖 2-34 所示。但是，輸入粗略失調電壓調整 DAC 不再具有溫度穩定性。典型的跨度漂移通常與溫度呈線性關系，在 PGA309 位置靠近橋式傳感器并且兩者經過一起校準的應用中可能是可以接受的。粗略失調電壓調整 DAC 的漂移直接與橋式傳感器的溫漂相加，這兩者都會被校準掉。

圖 2-33 0.1Hz 至 10Hz V_OUT 峰峰值噪聲，粗略失調電壓調整 = ?56mV，增益 = 1152，V_IN = +57mV，CLK_CFG =“01”，V_NPP (RTI) = 4.44V_PP

圖 2-34 V_OUT 噪聲頻譜，粗略失調電壓調整 = ?56mV，增益 = 1152，V_IN = +57mV，CLK_CFG =“01”

CLK_CFG =“10”模式和 CLK_CFG =“11”模式會為前端 PGA 自動置零和粗略失調電壓 DAC 斬波啟用不同的時鐘隨機化方案。盡管這不會降低時鐘饋通干擾的幅度（請參閱圖 2-30），但會在更寬的頻率范圍內傳播干擾能量。這樣可以消除輸入自動置零時鐘頻率一半處的固定尖峰，但會提高較低頻率范圍內的本底噪聲，從而使基帶噪聲增大。CLK_CFG =“11”模式通過調制自動置零和斬波時鐘，直接將峰峰值噪聲從 1Hz 區域白化到大約 7kHz 區域。在 CLK_CFG =“10”模式下，會對粗略失調電壓 DAC 斬波時鐘進行調制，但不對自動置零時鐘進行調制。圖 2-35、圖 2-36、圖 2-37 和圖 2-38 的電壓噪聲頻譜和峰峰值噪聲圖中展示了這兩種模式的結果。

圖 2-35 0.1Hz 至 10Hz V_OUT 峰峰值噪聲，粗略失調電壓調整 = ?56mV，增益 = 1152，V_IN = +57mV，CLK_CFG =“10”，V_NPP (RTI) = 18.4μV_PP

圖 2-36 V_OUT 噪聲頻譜，粗略失調電壓調整 = ?56mV，增益 = 1152，V_IN = +57mV，CLK_CFG =“10”

圖 2-37 0.1Hz 至 10Hz V_OUT 峰峰值噪聲，粗略失調電壓調整 = ?56mV，增益 = 1152，V_IN = +57mV，CLK_CFG =“11”，V_NPP (RTI) = 42μV_PP

圖 2-38 V_OUT 噪聲頻譜，粗略失調電壓調整 = ?56mV，增益 = 1152，V_IN = +57mV，CLK_CFG =“11”