ZHCSTA1A September 2023 – June 2024 TPS6521905-Q1
PRODUCTION DATA
| POS | 參數(shù) | 測試條件 | 最小值 | 典型值 | 最大值 | 單位 | |
|---|---|---|---|---|---|---|---|
| 電氣特性 | |||||||
| 9.1.1 | VOL | 低電平輸出電壓（開漏） | VIO = 3.6V，IOL = 2mA，GPO1，GPO2，GPIO，nRSTOUT，nINT | 0.40 | V | ||
| 9.1.2 | VIL | 低電平輸入電壓 | EN/PB、MODE/STBY、MODE/RESET 和 VSEL_SD/VSEL_DDR、GPIO | 0.4 | V | ||
| 9.1.3 | VIH | 高電平輸入電壓 | EN/PB、MODE/STBY、MODE/RESET 和 VSEL_SD/VSEL_DDR、GPIO | 1.26 | V | ||
| 9.1.4 | VVSENSE | VSENSE 比較器閾值 (EN/PB/VSENSE) | 1.08 | 1.20 | 1.32 | V | |
| 9.1.5 | VVSENSE_HYS | VSENSE 比較器遲滯 (EN/PB/VSENSE) | 8 | 30 | 55 | mV | |
| 9.1.6 | ILKG | 輸入漏電流（GPIO、EN/PB/VSENSE、MODE/STBY、MODE/RESET、VSEL_SD/VSEL/DDR） | VIN = 3.3V | 1.0 | μA | ||
| 9.1.7 | CIN | 內(nèi)部輸入引腳電容（GPIO、EN/PB/VSENSE、MODE/STBY、MODE/RESET、VSEL_SD/VSEL/DDR） | 10 | pF | |||
| 9.1.8 | IPD | 下拉電流，在施加 VSYS 后 100μs 可用 | 在引腳 GPO1、GPO2、GPIO、MODE/STBY、MODE/RESET、VSEL_SD/VSEL_DDR、nINT、nRSTOUT 上 | 18 | 25 | 35 | nA |
| 9.1.9 | ILKG_VSYS_ONLY | 當 VSYS 存在但數(shù)字電源 VDD1P8 不存在時的引腳漏電流 | 僅限 SDA | 1 | μA | ||
| 9.1.10 | VPIN_VSYS_ONLY | 當 VSYS 存在但數(shù)字電源 VDD1P8 不存在時的引腳電壓 | GPO1、GPO2、GPIO、nRSTOUT、nINT、IOL = 2mA | 0.4 | V | ||
| 時序要求 | |||||||
| 9.2.1a | tFALL | 輸出緩沖器下降時間（90% 至 10%） | GPO1、GPO2、GPIO、nRSTOUT、nINT、COUT = 10pF | 50 | ns | ||
| 9.2.1b | tRISE | GPIO 輸出緩沖器上升時間（10% 至 90%） | GPIO，適用于多 PMIC 配置 | 5 | μs | ||
| 9.2.1.1 | tDLY_FALL | 輸出緩沖器下降延時時間 （從輸入超過 50% 至輸出超過 50%） |
COUT = 10pF | 50 | ns | ||
| 9.2.2.1 | tDLY_RISE | 開漏輸出緩沖器上升延時時間 （數(shù)字輸入到輸出超過 50%） |
COUT = 10pF，RPU=1k（外部上拉電阻），VIO = 1.8V | 300 | ns | ||
| 9.2.2.3 | FLT_HIGHDuration | 數(shù)字為測試分配的時間，以了解引腳是否可在內(nèi)部拉至高電平 | COUT = 10pF | 15 | μs | ||
| 9.2.2.4 | FLT_LOWDuration | 數(shù)字為測試分配的時間，以了解引腳是否可在內(nèi)部拉至低電平 | COUT = 10pF | 15 | μs | ||
| 9.2.2a | tPB_ON_SLOW | EN/PB/VSENSE，等待時間 PB，ON 請求，慢速 | PB，下降沿 | 540 | 600 | 660 | ms |
| 9.2.2b | tPB_ON_FAST | EN/PB/VSENSE，等待時間 PB，ON 請求，快速 | PB，下降沿 | 180 | 200 | 220 | ms |
| 9.2.3 | tPB_OFF | EN/PB/VSENSE，等待時間 PB，OFF 請求 | PB，下降沿 | 7.2 | 8.0 | 8.8 | s |
| 9.2.4 | tPB_RISE_DEGL | EN/PB/VSENSE，抗尖峰脈沖時間 PB，上升沿 | PB，上升沿，長按 OFF 請求成功后適用 | 115 | 200 | 275 | ms |
| 9.2.5 | tPB_INT_DEGL | EN/PB/VSENSE，抗尖峰脈沖時間 PB，上升沿或下降沿 | PB，上升沿或下降沿 | 59 | 100 | 137 | ms |
| 9.2.6 | tDEGL_EN_Rise_Slow | EN/PB/VSENSE，抗尖峰脈沖時間 EN 慢速，上升 | EN，上升沿 | 45 | 50 | 55 | ms |
| 9.2.7 | tDEGL_EN_Rise_Fast | EN/PB/VSENSE，抗尖峰脈沖時間 EN 快速，上升 | EN，上升沿 | 60 | 120 | 150 | μs |
| 9.2.8 | tDEGL_EN_Fall | EN/PB/VSENSE，抗尖峰脈沖時間 EN，下降 | EN，下降沿 | 50 | 70 | 93 | μs |
| 9.2.9 | tDEGL_VSENSE_Rise | VSENSE 上升：僅由 VSYSPOR_Rising 和 VSENSE 電壓選通 | VSENSE，上升沿 | 不適用 | |||
| 9.2.10 | tDEGL_VSENSE_Fall | EN/PB/VSENSE，抗尖峰脈沖時間 VSENSE，下降，與快速/慢速設置無關 | VSENSE，下降沿 | 50 | 70 | 93 | μs |
| 9.2.11 | tDEGL_EN/VSENSE_I2C | I2C 觸發(fā)關斷后的 EN/VSENSE 下降沿抗尖峰脈沖時間 | I2C 先前發(fā)出關斷請求后的 EN/VSENSE 下降沿（短于 9.2.8） | 12.5 | 25 | 37.5 | μs |
| 9.2.12 | tDEGL_RESET | MODE/RESET，抗尖峰脈沖時間 RESET | RESET，上升沿和下降沿 | 90 | 120 | 150 | μs |
| 9.2.13 | tDEGL_MFP | 抗尖峰脈沖時間 MODE/STBY、MODE/RESET，VSEL_SD/VSEL_DDR | 上升沿和下降沿 | 90 | 120 | 150 | μs |
| 9.2.14 | tDEGL_GPIO | 抗尖峰脈沖時間 GPIO | 上升沿和下降沿 | 6.6 | 15.6 | 18 | μs |
| 9.2.15 | tREACTION_ON | ON 請求傳播延遲（抗尖峰脈沖過后） | 包括振蕩器啟動、采樣延遲和反應延遲（不包括抗尖峰脈沖） | 75 | 103 | μs | |
| 9.2.16 | tREACTION_OFF | OFF 請求傳播延遲（抗尖峰脈沖過后） | 包括采樣延遲和反應延遲（不包括抗尖峰脈沖） | 39 | 56 | 73.5 | μs |