ZHCSNL1A December 2024 – March 2025 TAS6754-Q1
PRODUCTION DATA
| 引腳 | I/O(1) | 說明 | |
|---|---|---|---|
| 名稱 | 編號 | ||
| AVDD_BYP | 54 | PWR | 電壓穩壓器旁路。在 AVDD_BYP 與 AVDD_RET 之間連接一個 1μF 電容器 |
| AVDD_RET | 53 | PWR | AVDD 旁路電容器回路 |
| BST_1P | 40 | PWR | 高側柵極驅動器的自舉電容器連接引腳 |
| BST_2P | 45 | PWR | 高側柵極驅動器的自舉電容器連接引腳 |
| BST_3P | 17 | PWR | 高側柵極驅動器的自舉電容器連接引腳 |
| BST_4P | 12 | PWR | 高側柵極驅動器的自舉電容器連接引腳 |
| CP | 7 | PWR | 電荷泵主存儲電容器的頂部。在引腳和 PVDD 之間連接 330nF 電容器。 |
| CPC_BOT | 5 | PWR | 電荷泵飛跨電容器的底部。在引腳與 CPC_TOP 引腳之間連接 100nF 電容器 |
| CPC_TOP | 6 | PWR | 電荷泵飛跨電容器的頂部。在引腳與 CPC_BOT 引腳之間連接 100nF 電容器 |
| DVDD | 32 | PWR | DVDD 電源輸入 |
| FAULT | 3 | DO | 報告故障(低電平有效,漏極開路),100kΩ 內部上拉電阻器 |
| FSYNC | 26 | DI | 音頻幀時鐘輸入 |
| GND | 28 | GND | 接地 |
| GPIO_1 | 23 | DI/O | 通用 IO,通過寄存器編程設置功能 |
| GPIO_2 | 22 | DI/O | 通用 IO,通過寄存器編程設置功能 |
| GVDD_BYP | 52 | PWR | 源自 VBAT 輸入引腳的柵極驅動電壓穩壓器。將 2.2μF 電容器連接至 GVDD_RET |
| GVDD_RET | 4 | PWR | GVDD 旁路電容器回路 |
| I2C_ADDR | 35 | DI | I2C 地址引腳 |
| NC | 51 | NC | 無內部連接。保持未連接狀態或接地。 |
| OUT_1M | 37 | PWR | 通道的負輸出 |
| OUT_1P | 41 | PWR | 通道的正輸出 |
| OUT_2M | 48 | PWR | 通道的負輸出 |
| OUT_2P | 44 | PWR | 通道的正輸出 |
| OUT_3M | 20 | PWR | 通道的負輸出 |
| OUT_3P | 16 | PWR | 通道的正輸出 |
| OUT_4M | 10 | PWR | 通道的負輸出 |
| OUT_4P | 13 | PWR | 通道的正輸出 |
| PD | 2 | DI | 關斷器件以實現最小功耗(低電平有效),110kΩ 內部下拉電阻器 |
| PGND | 11、18、19、38、39、46、47 | GND | 接地 |
| PLL_BYP | 30 | PWR | PLL 電源旁路,源自 DVDD 輸入 |
| PVDD | 9、14、15、21、36、42、43、49 | PWR | PVDD 電壓輸入(可連接至電池) |
| PVDD_SNS | 8 | PWR | 敏感內部電路的 PVDD 輸入。保持與 PVDD 相同的電壓電平 |
| SCL | 33 | DI | I2C 時鐘輸入 |
| SCLK | 27 | DI | 音頻輸入串行時鐘 |
| SDA | 34 | DI/O | I2C 數據輸入和輸出 |
| SDIN_1 | 25 | DI | 通道 1 和 2 的 TDM 數據輸入和音頻 I2S 數據輸入 |
| SDOUT_1 | 24 | DO | I2S/TDM 數據輸出 |
| STBY | 1 | DI | 啟用低功耗 DEEP SLEEP 狀態(低電平有效),110kΩ 內部下拉電阻器 |
| VBAT | 50 | PWR | 電池電壓輸入 |
| VR_DIG_BYP | 31 | PWR | DSP 內核穩壓器輸出。將 1uF 連接到 GND。 |
| VR_DIG_RET | 29 | PWR | VR_DIG 旁路電容器回路 |
| VREG_BYP | 55 | PWR | 5V 內部電壓穩壓器 |
| VREG_RET | 56 | PWR | VREG 旁路電容器回路 |
| 散熱焊盤 | - | GND | 為器件提供電氣和熱連接。散熱器必須連接到 GND。 |