ZHCSPL7A December 2023 – January 2025 TAC5212
PRODUCTION DATA
| 參數 | 測試條件 | 最小值 | 典型值 | 最大值 | 單位 | |
|---|---|---|---|---|---|---|
| td(DOUT-BCLK) | BCLK 至 DOUT 延遲 | BCLK 的 50% 至 DOUT 的 50%，IOVDD = 1.2V | 18 | ns | ||
| BCLK 的 50% 至 DOUT 的 50%，IOVDD = 1.8V | 18 | |||||
| BCLK 的 50% 至 DOUT 的 50%，IOVDD = 3.3V | 14 | |||||
| td(DOUT-FSYNC) | TDM 或 LJ 模式下的 FSYNC 到 DOUT 延遲（對于 TX_OFFSET = 0 的 MSB 數據） | FSYNC 的 50% 至 DOUT 的 50%，IOVDD = 1.2V | 18 | ns | ||
| FSYNC 的 50% 至 DOUT 的 50%，IOVDD = 1.8V | 18 | |||||
| FSYNC 的 50% 至 DOUT 的 50%，IOVDD = 3.3V | 14 | |||||
| f(BCLK) | BCLK 輸出時鐘頻率；控制器模式(1) | 24.576 | MHz | |||
| tH(BCLK) | BCLK 高電平脈沖持續時間；控制器模式 | IOVDD = 1.2V | 14 | ns | ||
| IOVDD = 1.8V | 14 | |||||
| IOVDD = 3.3V | 14 | |||||
| tL(BCLK) | BCLK 低電平脈沖持續時間；控制器模式 | IOVDD = 1.2V | 14 | ns | ||
| IOVDD = 1.8V | 14 | |||||
| IOVDD = 3.3V | 14 | |||||
| td(FSYNC) | BCLK 至 FSYNC 延遲；控制器模式 | BCLK 的 50% 至 FSYNC 的 50%，IOVDD = 1.2V | 18 | ns | ||
| BCLK 的 50% 至 FSYNC 的 50%，IOVDD = 1.8V | 18 | |||||
| BCLK 的 50% 至 FSYNC 的 50%，IOVDD = 3.3V | 14 | |||||
| tr(BCLK) | BCLK 上升時間；控制器模式 | 10% - 90% 上升時間，IOVDD = 1.2V | 10 | ns | ||
| 10% - 90% 上升時間，IOVDD = 1.8V | 10 | |||||
| 10% - 90% 上升時間，IOVDD = 3.3V | 10 | |||||
| tf(BCLK) | BCLK 下降時間；控制器模式 | 90% - 10% 下降時間，IOVDD = 1.2V | 8 | ns | ||
| 90% - 10% 下降時間，IOVDD = 1.8V | 8 | |||||
| 90% - 10% 下降時間，IOVDD = 3.3V | 8 | |||||