ZHCSPL7A December 2023 – January 2025 TAC5212
PRODUCTION DATA
- 1
- 1 特性
- 2 應用
- 3 說明
- 4 器件比較表
- 5 引腳配置和功能
- 6 規格
-
7 詳細說明
- 7.1 概述
- 7.2 功能方框圖
- 7.3
特性說明
- 7.3.1 串行接口
- 7.3.2 鎖相環 (PLL) 和時鐘生成
- 7.3.3 輸入通道配置
- 7.3.4 輸出通道配置
- 7.3.5 基準電壓
- 7.3.6 可編程麥克風偏置
- 7.3.7 數字 PDM 麥克風錄音通道
- 7.3.8 增量 ADC (IADC) 模式
- 7.3.9
信號鏈處理
- 7.3.9.1
ADC 信號鏈
- 7.3.9.1.1 6 至 4 輸入選擇多路復用器 (6:4 MUX)
- 7.3.9.1.2 可編程通道增益和數字音量控制
- 7.3.9.1.3 可編程通道增益校準
- 7.3.9.1.4 可編程通道相位校準
- 7.3.9.1.5 可編程數字高通濾波器
- 7.3.9.1.6 可編程數字雙二階濾波器
- 7.3.9.1.7 可編程通道加法器和數字混頻器
- 7.3.9.1.8 可配置數字抽取濾波器
- 7.3.9.1.9 自動增益控制器 (AGC)
- 7.3.9.1.10 語音活動檢測 (VAD)
- 7.3.9.1.11 超聲波活動檢測 (UAD)
- 7.3.9.2
DAC 信號鏈
- 7.3.9.2.1 可編程通道增益和數字音量控制
- 7.3.9.2.2 可編程通道增益校準
- 7.3.9.2.3 可編程數字高通濾波器
- 7.3.9.2.4 可編程數字雙二階濾波器
- 7.3.9.2.5 可編程數字混頻器
- 7.3.9.2.6
可配置數字內插濾波器
- 7.3.9.2.6.1
線性相位濾波器
- 7.3.9.2.6.1.1 采樣速率：8kHz 或 7.35kHz
- 7.3.9.2.6.1.2 采樣速率：16kHz 或 14.7kHz
- 7.3.9.2.6.1.3 采樣速率：24kHz 或 22.05kHz
- 7.3.9.2.6.1.4 采樣速率：32kHz 或 29.4kHz
- 7.3.9.2.6.1.5 采樣速率：48kHz 或 44.1kHz
- 7.3.9.2.6.1.6 采樣速率：96kHz 或 88.2kHz
- 7.3.9.2.6.1.7 采樣速率：192kHz 或 176.4kHz
- 7.3.9.2.6.1.8 采樣速率：384kHz 或 352.8kHz
- 7.3.9.2.6.1.9 采樣速率：768kHz 至 705.6kHz
- 7.3.9.2.6.2 低延遲濾波器
- 7.3.9.2.6.3 超低延遲濾波器
- 7.3.9.2.6.1
線性相位濾波器
- 7.3.9.1
ADC 信號鏈
- 7.3.10 中斷、狀態和數字 I/O 引腳多路復用
- 7.3.11 Power Tune 模式
- 7.4 器件功能模式
- 7.5 編程
- 8 寄存器映射
- 9 應用和實施
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機械、封裝和可訂購信息
7.3.1.2.2 IC 間音頻 (I2S) 接口
標準 I2S 協議僅針對兩個通道進行定義：左通道和右通道。該器件為多通道運行擴展了相同的協議時序。在 I2S 模式下，左時隙 0 的 MSB 會在 FSYNC 下降 沿之后第二個周期中的 BCLK 下降沿上傳輸。緊接著左側時隙 0 數據傳輸，剩余的左側時隙數據按順序傳輸。右時隙 0 的 MSB 會在 FSYNC 上升 沿之后第二個周期中的 BCLK 下降沿上傳輸。緊接著右側時隙 0 數據傳輸，剩余的右側時隙數據按順序傳輸。FSYNC 和每個數據位在 BCLK 的下降沿傳輸。圖 7-6至圖 7-6展示了各種配置下 I2S 運行用于發送 DOUT 線路的協議時序。相同的協議也適用于接收 DIN 線路。
圖 7-6 I2S 模式標準協議時序 (PASI_TX_OFFSET = 0)
圖 7-7 I2S 協議時序 (PASI_TX_OFFSET = 1)
圖 7-8 I2S 協議時序（無空閑 BCLK 周期，PASI_TX_OFFSET = 0）
圖 7-9 I2S 協議時序（PASI_TX_OFFSET = 0 且 PASI_BCLK_POL = 1）為了使音頻總線在 I2S 模式下正常運行，每幀的位時鐘數必須大于或等于活動輸出通道的數量（包括左右時隙）乘以輸出通道數據的編程字長。器件 FSYNC 低電平脈沖必須是大于或等于活動左時隙數量乘以所配置數據字長的若干 BCLK 周期寬。同樣，FSYNC 高電平脈沖必須是大于或等于活動右時隙數量乘以所配置數據字長的若干 BCLK 周期寬。