ZHCSPL7A December 2023 – January 2025 TAC5212
PRODUCTION DATA
- 1
- 1 特性
- 2 應用
- 3 說明
- 4 器件比較表
- 5 引腳配置和功能
- 6 規格
-
7 詳細說明
- 7.1 概述
- 7.2 功能方框圖
- 7.3
特性說明
- 7.3.1 串行接口
- 7.3.2 鎖相環 (PLL) 和時鐘生成
- 7.3.3 輸入通道配置
- 7.3.4 輸出通道配置
- 7.3.5 基準電壓
- 7.3.6 可編程麥克風偏置
- 7.3.7 數字 PDM 麥克風錄音通道
- 7.3.8 增量 ADC (IADC) 模式
- 7.3.9
信號鏈處理
- 7.3.9.1
ADC 信號鏈
- 7.3.9.1.1 6 至 4 輸入選擇多路復用器 (6:4 MUX)
- 7.3.9.1.2 可編程通道增益和數字音量控制
- 7.3.9.1.3 可編程通道增益校準
- 7.3.9.1.4 可編程通道相位校準
- 7.3.9.1.5 可編程數字高通濾波器
- 7.3.9.1.6 可編程數字雙二階濾波器
- 7.3.9.1.7 可編程通道加法器和數字混頻器
- 7.3.9.1.8 可配置數字抽取濾波器
- 7.3.9.1.9 自動增益控制器 (AGC)
- 7.3.9.1.10 語音活動檢測 (VAD)
- 7.3.9.1.11 超聲波活動檢測 (UAD)
- 7.3.9.2
DAC 信號鏈
- 7.3.9.2.1 可編程通道增益和數字音量控制
- 7.3.9.2.2 可編程通道增益校準
- 7.3.9.2.3 可編程數字高通濾波器
- 7.3.9.2.4 可編程數字雙二階濾波器
- 7.3.9.2.5 可編程數字混頻器
- 7.3.9.2.6
可配置數字內插濾波器
- 7.3.9.2.6.1
線性相位濾波器
- 7.3.9.2.6.1.1 采樣速率：8kHz 或 7.35kHz
- 7.3.9.2.6.1.2 采樣速率：16kHz 或 14.7kHz
- 7.3.9.2.6.1.3 采樣速率：24kHz 或 22.05kHz
- 7.3.9.2.6.1.4 采樣速率：32kHz 或 29.4kHz
- 7.3.9.2.6.1.5 采樣速率：48kHz 或 44.1kHz
- 7.3.9.2.6.1.6 采樣速率：96kHz 或 88.2kHz
- 7.3.9.2.6.1.7 采樣速率：192kHz 或 176.4kHz
- 7.3.9.2.6.1.8 采樣速率：384kHz 或 352.8kHz
- 7.3.9.2.6.1.9 采樣速率：768kHz 至 705.6kHz
- 7.3.9.2.6.2 低延遲濾波器
- 7.3.9.2.6.3 超低延遲濾波器
- 7.3.9.2.6.1
線性相位濾波器
- 7.3.9.1
ADC 信號鏈
- 7.3.10 中斷、狀態和數字 I/O 引腳多路復用
- 7.3.11 Power Tune 模式
- 7.4 器件功能模式
- 7.5 編程
- 8 寄存器映射
- 9 應用和實施
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機械、封裝和可訂購信息
7.5.1.1.1 常規 I2C 運行
I2C 總線使用 SDA（數據）和 SCL（時鐘）這兩個信號，通過串行數據傳輸在系統中的集成電路之間進行通信。地址和數據 8 位字節優先以 MSB 的形式傳輸。此外，總線上傳輸的每個字節都由接收器件通過一個響應位進行響應。每次傳輸操作從控制器器件在總線上驅動啟動條件開始，到控制器器件在總線上驅動停止條件結束。當時鐘處于邏輯高電平時，總線使用數據引腳 (SDA) 上的轉換來指示啟動和停止條件。SDA 上從高電平轉換到低電平表示啟動，而從低電平轉換到高電平表示停止。正常的數據位轉換必須發生在時鐘周期的低電平時間內。
控制器器件會驅動一個啟動條件，后跟 7 位目標地址和讀取/寫入 (R/W) 位，以開啟與另一個器件的通信，然后等待響應條件。目標器件會在響應時鐘期間將 SDA 保持為低電平以指示響應。當發生這種情況時，控制器器件會傳輸序列的下一個字節。每個目標器件都通過一個唯一的 7 位目標地址加上 R/W 位（1 個字節）進行尋址。所有兼容器件均使用線與連接，通過雙向總線共享相同的信號。
在啟動和停止條件之間可以傳輸的字節數沒有限制。在傳輸最后一個字時，控制器器件會生成一個停止條件以釋放總線。圖 7-109 顯示了一般的數據傳輸序列。
圖 7-109 典型的 I2C 序列在系統中，對 SDA 和 SCL 信號使用外部上拉電阻器，以設置總線的邏輯高電平。SDA 和 SCL 電壓不得超過器件電源電壓 IOVDD。