ZHCSY31B April 2025 – October 2025 LMK3H0102-Q1
PRODUCTION DATA
| 參數 | 測試條件 | 標準模式 | 快速模式 | 單位 | |||
|---|---|---|---|---|---|---|---|
| 最小值 | 最大值 | 最小值 | 最大值 | ||||
| VIL | 輸入低電壓 | -0.3 | 0.3 × VDD | -0.3 | 0.3 × VDD | V | |
| VIH | 輸入高電壓 | 0.7 × VDD | VDD + 0.3 | 0.7 × VDD | VDD + 0.3 | V | |
| Vhys | 施密特觸發輸入遲滯 | 0.05 × VDD | V | ||||
| VOL1 | 低電平輸出電壓 1 | 3mA 灌電流。VDD > 2V | 0 | 0.4 | 0 | 0.4 | V |
| VOL2 | 低電平輸出電壓 2 | 2mA 灌電流。VDD ≤ 2V | 0 | 0.2x VDD | V | ||
| IOL | 低電平輸出電流 | VOL = 0.4V | 3 | 3 | mA | ||
| VOL = 0.6V | 6 | mA | |||||
| tOF | 從 VIHmin 到 VILmax 的輸出下降時間 | 250 | 20 × (VDD/5.5V) | 250 | ns | ||
| tSP | 必須由輸入濾波器進行抑制的尖峰脈沖寬度 | 0 | 50 | ns | |||
| Ii | 每個 I/O 引腳的輸入電流 | 0.1 × VDD < VIN < 0.9 × VDDmax | -10 | 10 | -10 | 10 | μA |
| Ci | 每個 I/O 引腳的電容 | 10 | 10 | pF | |||
| fSCL | SCL 時鐘頻率 | 0 | 100 | 0 | 400 | kHz | |
| tHD-STA | （重復）START 條件后的保持時間 | 在這段時間后，第一個時鐘脈沖被生成。 | 4 | 0.6 | μs | ||
| tlow | SCL 時鐘的低電平周期 | 4.7 | 1.3 | μs | |||
| thigh | SCL 時鐘的高電平周期 | 4 | 0.6 | μs | |||
| tSU-STA | 重復 START 條件的建立時間 | 4.7 | 0.6 | μs | |||
| tHD-DAT | 數據保持時間 | I2C 總線器件 | 0 | 0 | μs | ||
| tSU-DAT | 數據建立時間 | 0.25 | 0.1 | μs | |||
| tR | SDA 和 SCL 信號的上升時間 (1) | 300 | 20 | 300 | ns | ||
| tF | SDA 和 SCL 信號的下降時間 (1) | 300 | 20 × (VDD/5.5V) | 300 | ns | ||
| tSU-STO | STOP 條件的建立時間 | 4 | 0.6 | μs | |||
| tBUF | STOP 與 START 條件之間的總線空閑時間 | 4.7 | 1.3 | μs | |||
| CB | 每個總線的容性負載 | 400 | 400 | pF | |||
| tVD-DAT | 數據有效時間 | 3.45 | 0.9 | μs | |||
| tVD-ACK | 數據有效確認時間 | 3.45 | 0.9 | μs | |||
| VNL | 低電平的噪聲容限 | 對于每個連接的器件，包括遲滯 | 0.1 × VDD | 0.1 × VDD | V | ||
| VNH | 高電平的噪聲容限 | 對于每個連接的器件，包括遲滯 | 0.2 × VDD | 0.2 × VDD | V | ||