ZHCSY31A April 2025 – May 2025 LMK3H0102-Q1
PRODUCTION DATA
該器件支持 LP-HCSL（85Ω 和 100Ω 內(nèi)部端接）、LVDS 和 LVCMOS。對于 LVCMOS 輸出，如果 VDD 為 3.3V，則 VDDO 可以為 1.8V、2.5V 或 3.3V。否則，VDDO 的電壓必須與 VDD 相同。當 OUT0 和 OUT1 使用不同的格式時，DC-LVDS 和差分 LVCMOS 與所有其他格式具有 180 度的相位差。
| OUT0_FMT/OUT1_FMT | 說明 |
|---|---|
| 0x0 | LP-HCSL 100Ω 端接 |
| 0x1 | LP-HCSL 85Ω 端接 |
| 0x2 | 交流耦合 LVDS |
| 0x3 | 直流耦合 LVDS |
| 0x4 |
在 OUTx_P 上啟用 LVCMOS 在 OUTx_N 上禁用 LVCMOS |
| 0x5 |
在 OUTx_P 上禁用 LVCMOS 在 OUTx_N 上啟用 LVCMOS |
| 0x6 | 在 OUTx_P 上啟用 LVCMOS 在 OUTx_N 上啟用 LVCMOS 具有 180 度的相位差 (1) |
| 0x7 | 在 OUTx_P 上啟用 LVCMOS 在 OUTx_N 上啟用 LVCMOS OUTx_P 和 OUTx_N 同相 |
在 OTP 模式下，F(xiàn)MT_ADDR 引腳功能可由 OUT_FMT_SRC_SEL (R9[8]) 確定。表 7-6 介紹了使用 OUT_FMT_SRC_SEL 字段時可用的輸出格式設(shè)置。如果使用 FMT_ADDR 引腳進行輸出格式選擇，則不得將該引腳配置為獨立輸出使能。