LMK3H0102-Q1 各方面的設計都很簡單，并且提供了軟件支持來協助進行頻率規劃和器件編程。該設計過程簡單概述了這一過程。
- 頻率規劃
- 設計 LMK3H0102-Q1 配置的第一步是確定生成所需輸出頻率所需的 FOD 頻率。該過程如下：
- 如果輸出頻率大于 200MHz，則兩個頻率必須相同，并且不能使用 SSC。如果頻率不同，或者需要 SSC，則該器件無法支持此頻率計劃。
- 如果兩個頻率相同且大于 200MHz，則必須啟用邊緣組合器，FOD 分頻器值必須匹配，并且 REF_CLK（如果使用）可以來自任一 FOD。
- 如果兩個輸出頻率相同，并且具有相同的 SSC 設置（即均使用 SSC 或均不使用 SSC），則僅需要 1 個 FOD。
- 如果兩個輸出頻率不同，但具有相同的 SSC 設置，則輸出可以共享一個 FOD 以節省電流。如果兩個頻率都可以通過將單個有效 FOD 頻率除以通道分頻器選項來生成，則可以禁用第二個 FOD。否則，必須使用兩個 FOD。如果兩個輸出都需要 SSC，則 LMK3H0102-Q1 器件無法支持該頻率計劃。
- 如果一個輸出需要 SSC，而另一個輸出不需要 SSC，則 SSC 輸出必須使用 FOD0，非 SSC 輸出必須使用 FOD1。
- 如果使用 SSC，請確定應用是否需要預配置的向下展頻調制、自定義向下展頻調制或中心展頻調制。如果需要自定義配置，請按照展頻時鐘 中概述的步驟進行操作。
- 設置數字時鐘分頻器，使數字時鐘頻率盡可能接近 50MHz。
- 確定 REF_CTRL 引腳功能。如果將其用作附加 LVCMOS 基準時鐘，請驗證是否可以根據 FOD0 和 FOD1 頻率生成所需頻率，因為 REF_CLK 輸出的分頻器范圍僅為 /2、/4 或 /8。
- 請記住，如果在 FOD0 上使用 SSC，并且 REF_CLK 源是 FOD0，則該輸出現在也具有 SSC。
- 設置輸出格式
- 所需的輸出格式基于系統中所需的時鐘格式。對于 PCIe 應用，這通常是 100MHz LP-HCSL 時鐘。必須選擇內部端接電阻值，使其阻抗與接收器的輸入阻抗相匹配。請注意，交流 LVDS 和直流 LVDS 的端接方案不同 - 交流 LVDS 接收器需要 LMK3H0102-Q1 提供交流 LVDS 輸出。
- 對于差分輸出，壓擺率是可選的，從最慢范圍（1.4V/ns 至 2.7V/ns）到最快范圍（2.3V/ns 至 3.5V/ns）。
- 對于任一端接方案的 LP-HCSL 輸出，振幅可在 625mV 和 950mV 之間選擇。
- 對于 LVCMOS 輸出，P 相和 N 相可以同相、反相或單獨啟用或禁用。這允許在 OUT0、OUT1 和 REF_CTRL 引腳之間生成最多 5 個 LVCMOS 時鐘。
- 對于 LVCMOS 輸出，如果 VDD 為 1.8V 或 2.5V，則 VDDO_x 電壓必須與 VDD 電壓相匹配。
- 輸出啟用行為
- 輸出啟用引腳默認為低電平有效，并通過一個內部下拉電阻器連接至 GND。如果不需要此功能，則可以將 OE_PIN_POLARITY 設置為“0”，以將 OE 引腳的行為更改為高電平有效。如果執行了該操作，則內部下拉電阻器會被禁用，并使用一個連接至 VDD 的內部上拉電阻器。
- 確定兩個輸出均被禁用是否意味著器件進入低功耗模式。雖然這能夠節省電流，但對于時鐘必須快速重新開啟的任何應用（例如 PCIe 時鐘），不建議使用低功耗模式。
對于 PCIe 示例，需要進行以下設置：
- 一個 FOD 可用于生成兩個 LP-HCSL 輸出。因此，FOD0 可設置為具有 200MHz 的輸出頻率，通道分頻器 0 設置為 2 分頻。或者，FOD0 可以通過四分頻器設置為 400MHz。兩種配置均有效。兩個輸出驅動器都選擇通道分頻器 0，并且都設置為 LP-HCSL。
- DIG_CLK_N_DIV 必須設置為 2 才能正確設置狀態機時鐘。狀態機時鐘必須盡可能接近 50MHz 而不超過該頻率。方程式 9 展示了數字狀態機頻率、CH0_FOD_SEL 多路復用器選擇的頻率以及 DIG_CLK_N_DIV 字段之間的關系。僅當器件處于低功耗狀態時，才寫入 DIG_CLK_N_DIV 字段。
- FOD0 可用于生成 25MHz LVCMOS 時鐘，200MHz / 8 = 25MHz。REF_CLK 分頻器選項為 2、4 或 8 分頻。因此，REF_CLK_DIV 必須設置為 3 才能實現 8 分頻。
方程式 9.
其中，FDIG 是數字狀態機時鐘頻率，而 FCH0_FOD_SEL 是 CH0_FOD_SEL 多路復用器選擇的頻率