ZHCAFN7 August 2025 DP83826AE , DP83826AI
媒體獨立接口 (MII) 是一個同步 4 位寬半字節數據接口,用于將 PHY 連接到 MAC。MII 完全符合 IEEE 802.3-2002 第 22 條。
硬件配置 Strap 8 RX_D2 =“0”時,默認情況下在 PHY 中設置 MII。Reg 0x0467[8] 可確認 strap 8 的狀態(高電平或低電平),Reg 0x0468[4] 可確認 PHY 的初始 MAC 模式 (MII = 0 | RMII = 1)。
MII 信號具體匯總如下:
| 功能 | 引腳 |
|---|---|
| 數據信號 | TX_D[3:0] |
| RX_D[3:0] | |
| 發送和接收信號 | TX_EN |
| RX_DV | |
| 線路狀態信號 | CRS |
| COL | |
| 誤差信號 | RX_ER |
圖 2-13 MII 信令參考下面的波形來驗證 100BASE-Tx MII 模式下的預期 MAC 數據和時鐘信號。表 2-9 顯示了從數據表獲取的顯示在波形中的規格。如果 PHY 未建立鏈接或鏈接速率為10Mbps,則 MII 信令需要為 2.5Mhz;如果鏈接速率為 100Mbps,則需要為 25MHz。請注意,TX_CLK 和 RX_CLK 都是 PHY 的輸出。
如果懷疑 MAC 總線(TX 或 RX)有問題,請探測布線接收器側的線路,確保滿足接收器的建立時間和保持時間以及 VIH/VIL 要求。違反這些規范的典型癥狀是,當 PHY 指示干凈的流量 (Reg 0x15) 時,MAC 上出現數據包錯誤。
| 測試條件 | 最小值 | 典型值 | 最大值 | 單位 |
|---|---|---|---|---|
| RX_CLK 高電平/低電平時間 | 16 | 20 | 24 | ns |
| RX_D[3:0]、RX_ER、RX_DV 相對于 RX_CLK 上升的延遲時間 | 20 | 28 | ns |
| 測試條件 | 最小值 | 典型值 | 最大值 | 單位 |
|---|---|---|---|---|
| TX_CLK 高電平/低電平時間 | 16 | 20 | 24 | ns |
| TX_D[3:0],TX_ER、TX_EN 設置為 TX_CLK | 10 | ns | ||
| TX_D[3:0],來自 TX_CLK 的 TX_ER、TX_EN 保持 | 0 | ns |
| 測試條件 | 最小值 | 典型值 | 最大值 | 單位 |
|---|---|---|---|---|
| RX_CLK 高電平/低電平時間 | 160 | 200 | 240 | ns |
| RX_D[3:0]、RX_ER、RX_DV 相對于 RX_CLK 上升的延遲時間 | 100 | 300 | ns |
| 測試條件 | 最小值 | 典型值 | 最大值 | 單位 |
|---|---|---|---|---|
| TX_CLK 高電平/低電平時間 | 190 | 200 | 240 | ns |
| TX_D[3:0],TX_ER、TX_EN 設置為 TX_CLK | 25 | ns | ||
| TX_D[3:0],來自 TX_CLK 的 TX_ER、TX_EN 保持 | 0 | ns |