ZHCAC35A May 2020 – January 2023 DS100BR111 , DS100BR210 , DS100BR410 , DS100DF410 , DS100KR401 , DS100KR800 , DS100MB203 , DS110DF111 , DS110DF1610 , DS110DF410 , DS125BR111 , DS125BR800A , DS125BR820 , DS125DF111 , DS125DF1610 , DS125DF410 , DS125MB203
2 利用信號調節實現高速完整性的優勢
為滿足日益互聯的社會對帶寬的需求，數據速率不斷提高，信號完整性也不斷面臨挑戰，如#T6264811-31中突出顯示。
圖 2-1 提高數據速率的主要信號完整性挑戰這些挑戰匯總如下：
- IL（插入損耗）增加：SNR 會隨著數據速率的增加而降低。通常，對于給定長度的 PCB 布線或電纜，IL 會隨頻率以對數方式增加。
- ASIC/FPGA 集成度更高：更高的集成度和更小的工藝節點可提高給定 FPGA 或 ASIC 的功能和吞吐量，同時減少外部 PHY 的數量。但是，模擬性能通常進行折衷，導致 FPGA 或 ASIC Tx 的高速抖動性能欠佳。
- 電路板復雜性和信號密度增加：在高密度 I/O 應用中，始終存在一個挑戰，即抵消串擾和反射并同時避免密集分布的組件出現過熱。
- 標準互操作性的多樣性：需要具備設計專業知識，才能在有限的時間內打造成功的產品。系統必須能夠滿足不斷變化的行業和標準修訂要求。