2 控制器模式

對于基于 I²S 的數字音頻通信協議，控制器器件生成以下時鐘：位時鐘 (BCLK) 和字時鐘 (WCLK)（或幀同步，FSYNC）。另一方面，目標器件從外部器件接收以下時鐘：BCLK 和 WCLK（或 FSYNC）。在許多應用中，在將 TLV320ADCx120 和 PCMx120-Q1 作為目標器件時，具有高級數字音頻接口的主機處理器可以充當音頻總線控制器。然而，在以下情況下，將音頻 ADC 作為音頻總線控制器很有優勢：

• 主處理器或 DSP 無法輸出或生成標準音頻時鐘。標準音頻時鐘是生成所需音頻串行接口 (ASI) FSYNC 和 BCLK 時鐘的采樣率的整數倍。在這種情況下，外部 PLL 倍頻器生成適當的音頻時鐘。
• 輕松同步多個 TLV320ADCx120 和 PCMx120-Q1 器件，以便跨所有通道和器件同時錄制。在這種情況下，將一個 TLV320ADCx120 或 PCMx120-Q1 器件配置為控制器，以生成低抖動 ASI 時鐘。
• 主機沒有靈活的 ASI 總線來生成系統所需的音頻時鐘，但當配置為目標器件時，允許將上述這些時鐘作為輸入。

以下各節描述了將器件配置為音頻總線控制器所需的模式、輸入參數或寄存器設置。