ZHCABE5A May 2021 – April 2022 PCM3120-Q1 , PCM5120-Q1 , PCM6120-Q1 , TLV320ADC3120 , TLV320ADC5120 , TLV320ADC6120
TLV320ADCx120 和 PCMx120-Q1 在配置為 ASI 控制器時(shí)支持兩種功能模式：
系統(tǒng)時(shí)鐘饋送到抽取濾波器和所有數(shù)字信號(hào)處理塊（雙二階濾波器、數(shù)字音量控制、高通濾波器等）。禁用 PLL 會(huì)限制可用的數(shù)字信號(hào)處理量。然而，在禁用低抖動(dòng) PLL 的情況下，ADC 的性能會(huì)因來(lái)自外部時(shí)鐘源的抖動(dòng)而降低。對(duì)于在高性能應(yīng)用中配置為控制器模式的器件，建議的工作模式是啟用 PLL。
若要將 TLV320ADCx120 和 PCMx120-Q1 配置為 ASI 控制器，需要在 GPIO_CFG0（第 0 頁(yè)，寄存器 0x21，位 7-4）中將 GPIO1 配置為 MCLK 輸入。MCLK 的頻率必須是通過(guò)配置 MCLK_FREQ_SEL 頻率選擇模式（第 0 頁(yè)，MST_CFG0 寄存器 0x13，位 2-0）而支持的頻率或比率之一，如表 2-1 所示。請(qǐng)注意，當(dāng)使用“在禁用內(nèi)部 PLL 時(shí)自動(dòng)生成時(shí)鐘”時(shí)，還必須配置 MCLK_RATIO_SEL（第 0 頁(yè)，CLK_SRC 寄存器 0x16，位 5-3）。
| MCLK 頻率選擇模式 | 支持的頻率或比率 |
|---|---|
| MCLK_FREQ_SEL（第 0 頁(yè)，MST_CFG0 寄存器 0x13，位 2-0） | 12MHz、12.288MHz、13MHz、16MHz、19.2MHz、19.68MHz、 24MHz、24.576MHz |
| MCLK_RATIO_SEL（第 0 頁(yè)，CLK_SRC 寄存器 0x16，位 5-3） | 64、256、384、512、768、1024、1536、2304 |