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1.4 PCB 堆疊

典型的 DDR 接口布線堆疊方式為十層堆疊。不過，這只能在所含布線空間具有較大禁止區域的電路板上完成。如果出現以下情況，則需要使用額外的層：

DDR 接口的 PCB 布局區域受到限制，從而限制了可用于傳播信號的區域以盡可能減少串擾。
其他電路必須存在于同一區域中，但位于與 DDR 布線隔開的層上。
需要額外的平面層來增強電源布線或改善 EMI 屏蔽效果。

相對密集的電路板設計可能需要更多層才能正確實現 DDR 布線，從而滿足所有規則。

所有 DDR 信號都必須在一個實心 VSS 參考平面附近布線。當 DDR 布線區域中存在多個 VSS 參考平面時，必須在過孔將信號傳輸到不同 VSS 參考平面之處的附近實現縫合過孔。這是維持低電感返回電流路徑所必需的。

強烈建議將所有 DDR 信號作為帶狀線進行布線。某些 PCB 堆疊在 2 個相鄰的層上實現了信號布線。不建議這樣做，因為這會導致與相鄰層上的另一條布線平行的任何布線上發生串擾，即使距離很短也會如此。建議將 LPDDR4 信號布線到更靠近堆疊內 SoC 的 PCB 層上，從而縮短信號通過過孔的傳輸時間。離 SoC 越遠的 PCB 層通過過孔的行程時間將越長，這會增加過孔之間的耦合。信號耦合和過孔耦合都會導致更小的時序裕量。

請注意，過孔長度越短，過孔殘樁可能越長（如果使用標準鉆孔），因此也要加以考慮。可以進行仿真以確定過孔殘樁長度是否會產生問題。

PCB 材料是另一個重要的考慮因素。根據設計規格，可能需要使用更高頻率的材料，例如 ISOLA I-Speed 或等效/更好的材料，以實現最高數據速率 (4266Mbps)。標準 FR4 產品如 370HR 可用于較低的數據速率。在特定情況下，這對于更高的數據速率來說也足夠了。

表 1-1 PCB 堆疊規格

編號	參數⁽⁶⁾	最小值	典型值	最大值	單位
PS1	PCB 布線加平面層		10
PS2	信號布線層		6
PS3	DDR 布線區域下的完整 VSS 參考層 ⁽¹⁾	1
PS4	DDR 布線區域下的完整 VDDS_DDR 電源參考層 ⁽¹⁾	1
PS5	DDR 布線區域內允許的參考平面切口數 ⁽²⁾			0
PS6	DDR 布線層和參考平面之間的層數 ⁽³⁾			0
PS7	PCB 布線特征尺寸（即銅布線、焊盤、導電平面等）		4		Mil
PS8	PCB 布線寬度 (w)		4		Mil
PS9	點對點單端阻抗		40		?
PS10	點對點差分阻抗		80		?
PS11	T 分支單端阻抗 ⁽⁵⁾		35/70		?
PS12	T 分支差分阻抗 ⁽⁵⁾		70/140		?
PS13	阻抗控制 ⁽⁴⁾	Z-10%	Z	Z+10%	?

(1) 接地參考層優于電源參考層。返回信號過孔需要靠近層轉換。

(2) 在 DDR 布線區域內，任何布線都不應穿過參考平面切口。高速信號布線穿過參考平面切口會產生很大的返回電流路徑，這會導致過多的串擾和 EMI 輻射。請注意過孔反焊盤引起的參考平面空隙，因為它們也會導致返回電流路徑的不連續性。

(3) 參考平面應與信號層直接相鄰，以更大限度減小返回電流回路尺寸。

(4) Z 是 PS9-PS12 指定的 PCB 的標稱單端或差分阻抗。

(5) 平衡 T 布線（也稱為 T 分支布線）是從源到多個端點的分離布線。分離布線的目標阻抗應為非分支阻抗的 2 倍。請參閱布線拓撲。最大布線阻抗通常受限于可實現的最小布線寬度。為了保持 2:1 布線阻抗比，可能需要減小非分支阻抗。

(6) 這些規格將用作設計的起點。建議對每個設計進行提取和仿真，以確保滿足所有要求。