TPS7H3301-SP 專門設計用于為存儲器終端電源軌供電（如圖 8-5 所示）。DDR 存儲器終端結構決定了 VTT 軌的主要特性，可以灌/拉電流來維持合理的 VTT 容差。有關單個存儲器單元的典型特性，請參閱圖 8-6。

圖 8-5 采用 TPS7H3301-SP 的 DDR3 VTT DIMM/模塊的典型應用圖

圖 8-6 DDR 物理信號系統 SSTL 信號

在圖 8-6 中，當 Q1 導通、Q2 關斷時：

• 電流從 VDDQ 通過終端電阻器流向 VTT。
• VTT 灌入電流。

在圖 8-6 中，當 Q2 導通、Q1 關斷時：

• 電流從 VTT 通過終端電阻器流向 GND。
• VTT 拉取電流。

由于 VTT 的精度直接影響存儲器信號完整性，因此必須了解 VTT 的容差要求。基于適用于 DDR 和 DDR2 的 JEDEC VTT 規范。有關詳細信息和 JEDEC 相關規范，請參閱表 8-2。

VTTREF – 40mV < VTT < VTTREF + 40mV，適用于直流和交流條件

規范本身表明 VTT 必須跟蹤 VTTREF 才能實現適當的信號調節。

TPS7H3301-SP 可確保穩壓器輸出電壓：

VTTREF – 34mV < VTT < VTTREF + 34mV（適用于直流和交流條件），–3A < I_VTT < 3A

穩壓器輸出電壓在穩壓器側進行測量，而不是在負載側進行測量。該容差適用于 DDR、DDR2、DDR3 和低功耗 DDR3/DDR4 應用（有關詳細信息，請參閱表 8-2）。為了滿足穩定性要求，需要使用最小 470μF 的輸出電容，應結合使用鉭電容器和陶瓷電容器。考慮到 MLCC 電容器的實際容差，與 3 × 150μF 低 ESR 鉭電容器并聯的四個或更多 4.7μF 陶瓷電容器足以滿足上述要求。對于 ESR 較大的鉭電容器而言，需要使用多個與陶瓷電容器并聯的鉭電容器，以滿足系統需求。

TPS7H3301-SP 是一款由 Gm 驅動的 LDO。基準輸入和輸出穩壓器之間的壓降由器件的跨導和輸出電流決定。典型的 Gm 在 3A 電流下為 250S，并會相對于負載發生變化，以節省靜態電流（即 Gm 在空載條件下非常低）。Gm LDO 穩壓器是單極系統。由于 Gm 的帶寬性質，其電壓環路的單位增益帶寬僅由輸出電容決定（請參閱方程式 1）。

方程式 1.

其中

• f_UGBW 是單位增益帶寬
• Gm 是跨導
• C_OUT 是輸出電容

對于輸出大容量電容器要求，此類穩壓器有兩項限制。為了保持穩定性，輸出電容器 ESR 影響的零點位置應大于電流環路的 –3dB 點。此約束意味著設計中不應使用具有更高 ESR 的電容器。此外，應該很好地了解陶瓷電容器的阻抗特性，以防止由于大 ESL、輸出電容器和 VTT/V_O 引線的寄生電感而導致 Gm –3dB 點附近的增益峰值效應。

圖 8-7 顯示了 TPS7H3301-SP 典型 DDR3 配置的波德圖仿真，其中：

• VDD/V_IN = 2.4V
• V_VLDOIN = 1.5V
• VTT/V_O = 0.75V
• I_IO = 2A
• 3 × 150μF 低 ESR 鉭電容器 (T530D157M010ATE005) 與 4 × 4.7μF 陶瓷電容器并聯
• ESR = 1.66mΩ
• ESL = 800pH

單位增益帶寬約為 87.3kHz，相位裕度為 82°。由于 ESL 效應，當超過 0dB 電平時，增益達到峰值。然而，峰值保持在遠低于 0dB。

圖 8-7 典型 DDR3 配置的波德圖

圖 6-3 顯示了典型 DDR3 配置的負載調整率，圖 8-8 顯示了其瞬態響應。在最壞情況下，穩壓器承受 ±3A 的負載階躍。由于電流探頭的位置，所示電流僅表示器件拉取 3A 電流。

圖 8-8 瞬態圖