ZHCSUJ5 March 2025 TPS1689
ADVANCE INFORMATION
- 1
- 1 特性
- 2 應用
- 3 說明
- 4 引腳配置和功能
- 5 規格
- 6 詳細說明
- 7 應用和實施
- 8 應用限制和勘誤表
- 9 器件和文檔支持
- 10修訂歷史記錄
- 11機械、封裝和可訂購信息
6.3.10.2 電源正常狀態指示 (PG)
電源正常是一個高電平數字輸出，當器件處于穩定狀態并且能夠提供最大功率時，該輸出被置為有效高電平以指示這種情況。
事件或條件 | FET 狀態 | PG 引腳狀態 | PG 延遲 |
|---|---|---|---|
器件禁用 (VEN < VUVLO) | 關閉 | L | tPGD |
| VIN 欠壓（VIN < VUVP 或 VIN < VIN_UV_FLT） | 關閉 | L | |
| VDD 欠壓 (VDD < VUVP ) | 關閉 | L | |
VIN 過壓 (VIN > VIN_OV_FLT) | 關閉 | L | tPGD |
穩定狀態 | 打開 | H | tPGA |
浪涌 | 打開 | L | tPGA |
瞬態過流 | 打開 | H | 不適用 |
斷路器（持續過流，隨后 OC_TIMER 到期） | 關閉 | L | tOC_TIMER + tPGD |
快速跳變 | 關閉 | L (VOUT < VOUT_PGTH) H (VOUT > VOUT_PGTH) | tPGD 不適用 |
過熱 | 關斷 | L | tPGD |
上電后，PG 最初被拉至低電平。器件啟動一個浪涌序列，在此序列中，柵極驅動器電路開始從內部電荷泵對柵極電容充電。當 FET 柵極電壓達到完全過驅時（指示浪涌序列已完成并且器件能夠提供全功率），PG 引腳在抗尖峰脈沖時間 (tPGA) 后被置為高電平有效。通過設置 DEVICE_CONFIG 寄存器中的 PG_DVDT_DLY 位，選擇性地增加 PG 生效延遲。
如果輸出電壓在正常運行期間的任意時刻降至閾值以下或器件檢測到故障（短路除外），則 PG 會失效。PG 失效閾值可通過 VOUT_PGTH 寄存器進行數字編程。PG 置為無效抗尖峰脈沖時間為 tPGD。
圖 6-7 TPS1689 PG 時序圖PG 為漏極開路引腳，必須上拉至外部電源。
當器件未通電時，PG 引腳應保持低電平。不過，在這種情況下，沒有有源下拉來將該引腳一直驅動至 0V。如果 PG 引腳被上拉至即使器件未通電也存在的獨立電源，則此引腳上可能會出現一個小電壓，具體取決于引腳灌電流，這是上拉電源電壓和電阻的函數。盡可能減小灌電流，以使該引腳電壓保持在足夠低的水平，使得在此情況下不會被相關的外部電路檢測為邏輯高電平。