ZHCSI64E February 2019 – August 2021 TLV9101 , TLV9102 , TLV9104
PRODUCTION DATA
TLV910xS 器件具有一個(gè)或多個(gè)關(guān)斷引腳 (SHDN)，該引腳可禁用運(yùn)算放大器，從而將其置于低功耗待機(jī)模式。在該模式下，運(yùn)算放大器的電流消耗通常約為 20μA。SHDN 引腳為高電平有效，這意味著當(dāng) SHDN 引腳的輸入為有效邏輯高電平時(shí)會(huì)啟用關(guān)斷模式。當(dāng) SHDN 引腳的輸入為有效邏輯低電平時(shí)，放大器被啟用。
SHDN 引腳以運(yùn)算放大器的負(fù)電源軌為基準(zhǔn)。關(guān)斷特性的閾值位于 800mV（典型值）左右，且不隨電源電壓的變化而變化。開(kāi)關(guān)閾值中包含了遲滯，以確保順暢的開(kāi)關(guān)特征。為了確保最佳的關(guān)斷行為，應(yīng)通過(guò)有效邏輯信號(hào)驅(qū)動(dòng) SHDN 引腳。有效邏輯低電平被定義為 V– 和 V– + 0.2V 之間的電壓。有效邏輯高電平被定義為 V– + 1.1V 和 V+ 之間的電壓。關(guān)斷引腳電路包括下拉電阻器，如果不驅(qū)動(dòng)，下拉電阻器會(huì)固有地將引腳電壓拉至負(fù)電源軌。因此，要啟用放大器，SHDN 引腳應(yīng)該保持懸空或被驅(qū)動(dòng)至有效邏輯低電平。要禁用放大器，SHDN 引腳必須被驅(qū)動(dòng)至有效邏輯高電平。SHDN 引腳允許的最大電壓為 V+ 或 V– + 20V，以較低者為準(zhǔn)。超過(guò)此電壓水平會(huì)導(dǎo)致器件損壞。
SHDN 引腳為高阻抗 CMOS 輸入。單通道運(yùn)算放大器和雙通道運(yùn)算放大器封裝的各個(gè)通道均是單獨(dú)控制的，而四通道運(yùn)算放大器封裝的通道是成對(duì)控制的。對(duì)于電池供電應(yīng)用，這種特性可用于大幅降低平均電流并延長(zhǎng)電池使用壽命。關(guān)斷的典型啟用時(shí)間為 11μs；禁用時(shí)間為 2.5μs。禁用時(shí)，輸出呈現(xiàn)高阻抗?fàn)顟B(tài)。借助該架構(gòu)，TLV910xS 系列可用作選通放大器、多路復(fù)用器或可編程增益放大器。關(guān)斷時(shí)間 (tOFF) 取決于負(fù)載條件，并隨負(fù)載電阻的增加而增加。為了確保在特定的關(guān)斷時(shí)間內(nèi)關(guān)斷（禁用），指定的 10kΩ 負(fù)載需加載到中間電源 (VS/2)。如果在沒(méi)有負(fù)載的情況下使用 TLV910xS，則產(chǎn)生的關(guān)斷時(shí)間會(huì)顯著增加。