6.10.5.19.1.1 具有 PHY 數據訓練的 OSPI0/1

讀取和寫入數據有效窗口將因工藝、電壓、溫度和工作頻率的變化而發生變化。可以實現數據訓練方法，以動態配置最優讀取和寫入時序。實現數據訓練可以在特定工藝、電壓和頻率工作條件下的溫度范圍內實現正常運行，同時實現更高的工作頻率。

由于數據傳輸和接收時序參數會根據運行條件進行動態調整，因此未針對數據訓練用例定義這些參數。

表 6-83 定義了具有數據訓練的 OSPI0/1 所需的 DLL 延遲。表 6-84、圖 6-99、圖 6-100、表 6-85、圖 6-101 和圖 6-102 展示了具有數據訓練的 OSPI0/1 的時序要求和開關特性。

表 6-83 用于 PHY 數據訓練的 OSPI0/1 DLL 延遲映射

模式	OSPI_PHY_CONFIGURATION_REG 位字段	延遲值
發送
所有模式	PHY_CONFIG_TX_DLL_DELAY_FLD	⁽¹⁾
接收
所有模式	PHY_CONFIG_RX_DLL_DELAY_FLD	⁽²⁾

(1) 發送由訓練軟件確定的 DLL 延遲值

(2) 接收由訓練軟件確定的 DLL 延遲值

表 6-84 OSPI0 時序要求 – PHY 數據訓練請參閱圖 6-99 和圖 6-100

編號			模式	最小值	單位
O15	t_su(D-LBCLK)	建立時間，在有效 OSPI0_DQS 邊沿之前 OSPI0_D[7:0] 有效	具有 DQS 的 DDR	⁽¹⁾	ns
O16	t_h(LBCLK-D)	保持時間，在有效 OSPI0_DQS 邊沿之后 OSPI0_D[7:0] 有效	具有 DQS 的 DDR	?⁽¹⁾	ns
O21	t_su(D-LBCLK)	建立時間，在有效 OSPI0_DQS 邊沿之前 OSPI0_D[7:0] 有效	具有內部 PHY 環回的 SDR	?⁽¹⁾	ns
O22	t_h(LBCLK-D)	保持時間，在有效 OSPI0_DQS 邊沿之后 OSPI0_D[7:0] 有效	具有內部 PHY 環回的 SDR	?⁽¹⁾	ns
	t_DVW	數據有效窗口 (O15 + O16)	1.8V，具有 DQS 的 DDR	1.4	ns
	t_DVW	數據有效窗口 (O21 + O22)	1.8V，具有內部 PHY 環回的 SDR	1.7	ns

(1) 當使用數據訓練查找合適的數據有效窗口時，未定義 OSPI0/1_D[7:0] 輸入的最小建立和保持時間要求。t_DVW 參數定義了所需的最小數據無效窗口。提供此參數來代替最小建立和最小保持時間，必須使用它來檢查與所連接器件提供的數據有效窗口的兼容性。

TDA4VPE-Q1 TDA4APE-Q1 OSPI0/1 時序要求 - PHY 數據訓練，具有 DQS 的 DDR

圖 6-99 OSPI0/1 時序要求 - PHY 數據訓練，具有 DQS 的 DDR

TDA4VPE-Q1 TDA4APE-Q1 OSPI0/1 時序要求 - PHY 數據訓練，具有內部 PHY 環回的 SDR

圖 6-100 OSPI0/1 時序要求 - PHY 數據訓練，具有內部 PHY 環回的 SDR

表 6-85 OSPI/1 開關特性 - PHY 數據訓練請參閱圖 6-101 和圖 6-102

編號	參數		模式	最小值	最大值	單位
O1	t_c(CLK)	周期時間，OSPI0/1_CLK	1.8V，DDR	6.0	6.0	ns
O7	t_c(CLK)	周期時間，OSPI0/1_CLK	1.8V，SDR	6.0	6.0	ns
O2	t_w(CLKL)	脈沖持續時間，OSPI0/1_CLK 低電平	DDR	((0.475P⁽¹⁾) - 0.3)		ns
O8	t_w(CLKL)	脈沖持續時間，OSPI0/1_CLK 低電平	SDR	((0.475P⁽¹⁾) - 0.3)		ns
O3	t_w(CLKH)	脈沖持續時間，OSPI0/1_CLK 高電平	DDR	((0.475P⁽¹⁾) - 0.3)		ns
O9	t_w(CLKH)	脈沖持續時間，OSPI0/1_CLK 高電平	SDR	((0.475P⁽¹⁾) - 0.3)		ns
O4	t_d(CSn-CLK)	延遲時間，OSPI0/1_CSn[3:0] 有效邊沿到 OSPI0/1_CLK 上升沿	DDR	((0.475P⁽¹⁾) + (0.975M⁽²⁾R⁽⁴⁾) + (0.028TD⁽⁵⁾) - 1)	((0.525P⁽¹⁾) + (1.025M⁽²⁾R⁽⁴⁾) + (0.055TD⁽⁵⁾) + 1)	ns
O10	t_d(CSn-CLK)	延遲時間，OSPI0/1_CSn[3:0] 有效邊沿到 OSPI0/1_CLK 上升沿	SDR	((0.475P⁽¹⁾) + (0.975M⁽²⁾R⁽⁴⁾) + (0.028TD⁽⁵⁾) - 1)	((0.525P⁽¹⁾) + (1.025M⁽²⁾R⁽⁴⁾) + (0.055TD⁽⁵⁾) + 1)	ns
O5	t_d(CLK-CSn)	延遲時間，OSPI0/1_CLK 上升沿到 OSPI0/1_CSn[3:0] 無效邊沿	DDR	((0.475P⁽¹⁾) + (0.975N⁽³⁾R⁽⁴⁾) - (0.055TD⁽⁵⁾) - 1)	((0.525P⁽¹⁾) + (1.025N⁽³⁾R⁽⁴⁾) - (0.028TD⁽⁵⁾) + 1)	ns
O11	t_d(CLK-CSn)	延遲時間，OSPI0/1_CLK 上升沿到 OSPI0/1_CSn[3:0] 無效邊沿	SDR	((0.475P⁽¹⁾) + (0.975N⁽³⁾R⁽⁴⁾) - (0.055TD⁽⁵⁾) - 1)	((0.525P⁽¹⁾) + (1.025N⁽³⁾R⁽⁴⁾) - (0.028TD⁽⁵⁾) + 1)	ns
O6	t_d(CLK-D)	延遲時間，OSPI0/1_CLK 有效邊沿到 OSPI0/1_D[7:0] 轉換	DDR	?⁽⁶⁾	?⁽⁶⁾	ns
O12	t_d(CLK-D)	延遲時間，OSPI0/1_CLK 有效邊沿到 OSPI0/1_D[7:0] 轉換	SDR	?⁽⁶⁾	?⁽⁶⁾	ns
	t_DIVW	數據無效窗口（O6 最大值 - 最小值）	DDR		1	ns
	t_DIVW	數據無效窗口（O12 最大值 - 最小值）	SDR		1	ns

(1) P = SCLK 周期時間（以 ns 為單位）= OSPI0_CLK 周期時間（以 ns 為單位）

(2) M = OSPI_DEV_DELAY_REG[D_INIT_FLD]

(3) N = OSPI_DEV_DELAY_REG[D_AFTER_FLD]

(4) R = 基準時鐘周期時間（以 ns 為單位）

(5) TD = PHY_CONFIG_TX_DLL_DELAY_FLD

(6) 當使用數據訓練查找合適的數據有效窗口時，不定義 OSPI0_D[7:0] 輸出的最小和最大延遲時間。t_DIVW 參數定義了最大數據無效窗口。提供此參數來代替最小和最大延遲時間，必須使用它來檢查與所連接器件的數據有效窗口要求的兼容性。

TDA4VPE-Q1 TDA4APE-Q1 OSPI0/1 開關特性 - PHY DDR 數據訓練

圖 6-101 OSPI0/1 開關特性 - PHY DDR 數據訓練

TDA4VPE-Q1 TDA4APE-Q1 OSPI0/1 開關特性 - PHY SDR 數據訓練

圖 6-102 OSPI0/1 開關特性 - PHY SDR 數據訓練