ZHCSQH2B November 2024 – February 2025 DRV81008-Q1
PRODUCTION DATA
5.5.1 SPI 時序要求
未經生產測試，通過設計保證
參數 | 測試條件 | 最小值 | 標稱值 | 最大值 | 單位 | |
|---|---|---|---|---|---|---|
tnSCS_lead | 使能超前時間（下降 nSCS 至上升 SCLK） | 200 | ns | |||
| tnSCS_lag | 使能滯后時間（下降 SCLK 至上升 nSCS） | 200 | ns | |||
| tnSCS_td | 傳輸延遲時間（上升 nSCS 至下降 nSCS） | 250 | ns | |||
| tSDO_en | 輸出使能時間（下降 nSCS 至 SDO 有效） | SDO 引腳上 CL = 20pF | 200 | ns | ||
| tSDO_dis | 輸出禁用時間（上升 nSCS 至 SDO 高阻態） | SDO 引腳上 CL = 20pF | 200 | ns | ||
fSCLK | 串行時鐘頻率 | 5 | MHz | |||
| tSCLK_P | 串行時鐘周期 | 200 | ns | |||
| tSCLK_H | 串行時鐘邏輯高電平時間 | 75 | ns | |||
| tSCLK_L | 串行時鐘邏輯低電平時間 | 75 | ns | |||
tSDI_su | 數據設置時間（SDI 至下降 SCLK 所需的時間） | 20 | ns | |||
| tSDI_h | 數據保持時間（下降 SCLK 至 SDI） | 20 | ns | |||
| tSDO_v | 帶容性負載的輸出數據有效時間 | SDO 引腳上 CL = 20pF | 100 | ns | ||
圖 5-1 SPI 時序圖