ZHCSKM7I December 2019 – August 2025 DP83826E , DP83826I
PRODUCTION DATA
增強(qiáng)模式是 DP83826 在啟動時可配置的兩種模式之一。此模式允許 DP83826 支持除標(biāo)準(zhǔn)以太網(wǎng)應(yīng)用之外的實(shí)時以太網(wǎng)應(yīng)用。要將 DP83826 配置為增強(qiáng)模式，請將 ModeSelect（引腳 1）保持未連接狀態(tài)，或使用電阻器上拉至 VDDIO。
| 引腳 | 類型(1) | 說明 | |
|---|---|---|---|
| 名稱 | 否 | ||
| ModeSelect | 1 | 復(fù)位：I，PU 激活：I，PU | 該引腳選擇 DP83826 工作模式：基本模式或增強(qiáng)模式。對于增強(qiáng)模式，該引腳應(yīng)保持 NC 或通過電阻器上拉至 VDDIO。對于基本模式，該引腳應(yīng)短接至 GND。 |
| CEXT | 2 | A | 外部電容器：通過一個 2nF 電容器將 CEXT 引腳連接至 GND。 |
| VDDA3V3 | 3 | 電源 | 輸入模擬電源：3.3V。有關(guān)去耦電容器要求，請參閱數(shù)據(jù)表的電源相關(guān)建議部分。 |
| RD_M | 4 | A | 差分接收輸入（取決于物理介質(zhì)：PMD）：該等差分輸入可自動配置為接受 10BASE-Te、100BASE-TX 特定信令模式。 |
| RD_P | 5 | A | |
| TD_M | 6 | A | 差分發(fā)送輸出 (PMD)：這些差分輸出根據(jù)為 PHY 選擇的配置，被配置為 10BASE-Te 或 100BASE-TX 信令模式。 |
| TD_P | 7 | A | |
| XO | 8 | A | 晶體輸出：基準(zhǔn)時鐘輸出。XO 引腳僅用于晶振。CMOS 電平振蕩器與 XI 相連時，保持該引腳為懸空。 |
| XI/50MHzIn | 9 | A | 晶體或振蕩器輸入時鐘： MII 模式、RMII 主模式：25MHz ± 50ppm 容差晶體或振蕩器時鐘。 RMII 從模式：50MHz ± 50ppm 容差 CMOS 級振蕩器時鐘。 |
| RBIAS | 10 | A | 1% 精度接地的 RBIAS（偏置電阻器）值 6.49kΩ。 |
| MDIO | 11 | 復(fù)位：I，PU 激活：I/O，PU | 管理數(shù)據(jù) I/O：雙向管理數(shù)據(jù)信號，可由管理站或 PHY 提供。該引腳具有 10kΩ 的內(nèi)部上拉電阻。如果需要，可以添加一個外部上拉電阻器。 |
| MDC | 12 | 復(fù)位：I，PD 激活：I，PD | 管理數(shù)據(jù)時鐘：MDIO 串行管理輸入/輸出數(shù)據(jù)的同步時鐘。該時鐘可以與 MAC 發(fā)送與接收時鐘異步。最大時鐘速率為 25MHz。沒有最低時鐘速率。 |
| RX_D3 | 13 | 復(fù)位：I，PD 激活：O Strap7 | 接收數(shù)據(jù)：對電纜上接收的符號進(jìn)行解碼并呈現(xiàn)到這些引腳上（與 RX_CLK 的上升沿同步）。且在 RX_DV 置位時包含有效數(shù)據(jù)。在 MII 模式下會接收半字節(jié) RX_D[3:0]。在 RMII 模式下會接收 2 位 RX_D[1:0]。 |
| RX_D2 | 14 | 復(fù)位：I，PD 激活：O Strap8 | |
| RX_D1 | 15 | 復(fù)位：I，PD 激活：O Strap9 | |
| RX_D0 | 16 | 復(fù)位：I，PD 激活：O Strap0 | |
| VDDIO | 17 | 電源 | I/O 電源電壓：3.3V 或 1.8V。有關(guān)去耦電容器要求，請參閱數(shù)據(jù)表的電源去耦建議部分。 |
| RX_DV/ CRS_DV | 18 | 復(fù)位：I，PD 激活：O Strap10 | 接收數(shù)據(jù)有效：該引腳表示 MII 模式的 RX_D[3:0] 上和 RMII 模式的 RX_D[1:0] 上存在有效數(shù)據(jù)。在 MII 模式下，該引腳用作 RX_DV。在 RMII 模式下，該引腳用作 CRS_DV，并整合了 RMII 載波和接收數(shù)據(jù)有效指示功能。該引腳可在 RMII 模式下配置為 RX_DV 以啟用 RMII 中繼器模式。 |
| RX_CLK/ 50MHz_RMII | 19 | 復(fù)位：I，PD 激活：O | MII 接收時鐘：MII 接收時鐘提供速度為 100bps 的 25MHz 基準(zhǔn)時鐘和速度為 10Mbps 的 2.5MHz 基準(zhǔn)時鐘，該時鐘源自接收的數(shù)據(jù)流。 在 RMII 主模式下，這提供 50MHz 基準(zhǔn)時鐘。在 RMII 從模式下，該引腳未被使用，仍然為輸入，下拉。 |
| RX_ER | 20 | 復(fù)位：I，PD 激活：O Strap6 | 接收錯誤：該引腳指示在 MII 和 RMII 模式下接收到的數(shù)據(jù)包中檢測到錯誤符號。 在 MII 模式下，RX_ER 與 RX_CLK 的上升沿同步置為高電平。 在 RMII 模式下，RX_ER 與基準(zhǔn)時鐘的上升沿同步置為高電平。對于每個接收錯誤，包括空閑期間的錯誤，RX_ER 均被置為高電平。 該配置 (strap) 僅在上電時鎖存，在引腳復(fù)位時不會鎖存。 |
| PWRDN/INT | 21 | 復(fù)位：I，PU 激活：I/O，PU | 斷電（默認(rèn)），中斷：該引腳的默認(rèn)功能是斷電。要將該引腳配置為中斷，需要訪問寄存器。在斷電功能中，該引腳上的低電平有效信號會將器件置于斷電模式。如果該引腳配置為中斷引腳，則會在發(fā)生中斷條件時將該引腳置位為低電平。該引腳具有帶弱內(nèi)部上拉電阻 (9.5kΩ) 的開漏輸出。某些應(yīng)用需要外部 PU 電阻。 |
| TX_CLK | 22 | 復(fù)位：I，PD 激活：O Strap5 | MII 發(fā)送時鐘：MII 發(fā)送時鐘提供速度為 100Mbps 的 25MHz 基準(zhǔn)時鐘和速度為 10Mbps 的 2.5MHz 基準(zhǔn)時鐘。請注意，在 MII 模式下，該時鐘具有以輸入時鐘為基準(zhǔn)的恒定相位。在 RMII 模式下未使用。 |
| TX_EN | 23 | 復(fù)位：I，PD 激活：I，PD | 發(fā)送使能：TX_EN 出現(xiàn)在 TX_CLK 的上升沿。TX_EN 表示在 MII 模式下的 TX_D[3:0] 上和 RMII 模式下的 TX_D[1:0] 上存在有效數(shù)據(jù)輸入。TX_EN 是高電平有效信號。 |
| TX_D0 | 24 | 復(fù)位：I，PD 激活：I，PD | 發(fā)送數(shù)據(jù)： 在 MII 模式下，從 MAC 接收的發(fā)送數(shù)據(jù)半字節(jié)與 TX_CLK 的上升沿同步。 在 RMII 模式下，從 MAC 接收的 TX_D[1:0] 與基準(zhǔn)時鐘上升沿同步。 |
| TX_D1 | 25 | 復(fù)位：I，PD 激活：I，PD | |
| TX_D2 | 26 | 復(fù)位：I，PD 激活：I，PD | |
| TX_D3 | 27 | 復(fù)位：I，PD 激活：I，PD | |
| COL/LED2/TX_ER/GPIO | 28 | 復(fù)位：I，PD 激活：O Strap4 | 碰撞檢測（默認(rèn)）：在 MII 模式下，當(dāng)引腳用作碰撞檢測 (COL) 時，該引腳在全雙工模式下始終為低電平。在半雙工模式下，只有當(dāng)發(fā)送和接收介質(zhì)都非空閑時，COL 才置為高電平。通過寄存器配置，該引腳還可配置為第二個附加 LED 驅(qū)動器 (LED2)、MII TX_ER 信號或通用 I/O (GPIO)。 在 RMII 模式下，該引腳默認(rèn)用作 LED2。 |
| CRS/LED3 | 29 | 復(fù)位：I，PD 激活：O Strap3 | 載波偵聽（默認(rèn)）： 在 MII 模式下，當(dāng)接收或發(fā)送介質(zhì)非空閑時，該引腳置為高電平。載波偵聽和接收數(shù)據(jù)有效。通過寄存器配置，可以將該引腳配置為 LED (LED3)。 在 RMII 模式下，該引腳默認(rèn)配置為 LED3。 |
| LED0 | 30 | 復(fù)位：I，PD 激活：O Strap2 | LED0：除了指示鏈路狀態(tài)以外，LED 還能夠指示發(fā)送與接收活動。當(dāng)鏈路正常時，LED 亮起。當(dāng)發(fā)送器或接收器處于活動狀態(tài)時，LED 將閃爍。 LED 極性是根據(jù)引腳上的外部上拉或下拉自動檢測的（低電平有效/高電平有效）。 |
| CLKOUT/LED1 | 31 | 復(fù)位：I，PU 激活：O Strap1 | 該引腳在上電復(fù)位 (POR) 后將來自 XI 的 25MHz 基準(zhǔn)時鐘作為默認(rèn)輸出。輸出不受復(fù)位影響，從而允許應(yīng)用復(fù)位 PHY，而不會影響其他系統(tǒng)。輸出時鐘僅在深度斷電時關(guān)閉。 可以使用 strap 或寄存器配置將該引腳配置為用作 LED1。該配置 (strap) 僅在上電時鎖存，在引腳復(fù)位時不會鎖存。當(dāng)鏈路速率為 100Mbps 時，LED 亮起。如果鏈路速率為 10Mbps 或無鏈路，則 LED 保持熄滅。 LED 極性是根據(jù)引腳上的外部上拉或下拉自動檢測的（低電平有效/高電平有效）。 該配置 (strap) 僅在上電時鎖存，在引腳復(fù)位時不會鎖存。 |
| RST_N | 32 | 復(fù)位：I，PU 激活：I，PU | 復(fù)位為低電平：RST_N 引腳是低電平有效復(fù)位輸入。將該引腳置位為低電平（至少 25μs），可強(qiáng)制執(zhí)行復(fù)位過程。啟動復(fù)位會引起對配置 (strap) 引腳的重新掃描，并會將 PHY 的所有內(nèi)部寄存器復(fù)位為默認(rèn)值。 |