ZHCSY91 May   2025 LMK5C23208A

PRODUCTION DATA  

1.   1
2. 1 特性
3. 2 應用
4. 3 說明
5. 4 器件比較
6. 5 引腳配置和功能
7. 6 規格
   1. 6.1 絕對最大額定值
   2. 6.2 ESD 等級
   3. 6.3 建議運行條件
   4. 6.4 熱性能信息
   5. 6.5 電氣特性
   6. 6.6 時序圖
   7. 6.7 典型特性
8. 7 參數測量信息
   1. 7.1 差分電壓測量術語
   2. 7.2 輸出時鐘測試配置
9. 8 詳細說明
   1. 8.1 概述
   2. 8.2 功能方框圖
      1. 8.2.1 PLL 架構概述
      2. 8.2.2 DPLL
         1. 8.2.2.1 獨立 DPLL 運行模式
         2. 8.2.2.2 級聯 DPLL 運行模式
         3. 8.2.2.3 APLL 與 DPLL 級聯
      3. 8.2.3 僅 APLL 模式
   3. 8.3 特性說明
      1. 8.3.1  振蕩器輸入 (XO)
      2. 8.3.2  基準輸入
      3. 8.3.3  時鐘輸入連接和端接
      4. 8.3.4  基準輸入多路復用器選擇
         1. 8.3.4.1 自動輸入選擇
         2. 8.3.4.2 手動輸入選擇
      5. 8.3.5  無中斷切換
         1. 8.3.5.1 涉及相位抵消的無中斷切換
         2. 8.3.5.2 涉及相位轉換控制的無中斷切換
         3. 8.3.5.3 涉及 1PPS 輸入的無中斷切換
      6. 8.3.6  基準輸入上的間隙時鐘支持
      7. 8.3.7  輸入時鐘和 PLL 監控、狀態和中斷
         1. 8.3.7.1 XO 輸入監控
         2. 8.3.7.2 基準輸入監控
            1. 8.3.7.2.1 基準驗證計時器
            2. 8.3.7.2.2 頻率監控
            3. 8.3.7.2.3 漏脈沖監控器（后期檢測）
            4. 8.3.7.2.4 矮脈沖監控器（早期檢測）
            5. 8.3.7.2.5 1PPS 輸入的相位有效監控器
         3. 8.3.7.3 PLL 鎖定檢測器
         4. 8.3.7.4 調優字歷史記錄
         5. 8.3.7.5 狀態輸出
         6. 8.3.7.6 中斷
      8. 8.3.8  PLL 關系
         1. 8.3.8.1  PLL 頻率關系
            1. 8.3.8.1.1 APLL 相位頻率檢測器 (PFD) 和電荷泵
            2. 8.3.8.1.2 APLL VCO 頻率
            3. 8.3.8.1.3 DPLL TDC 頻率
            4. 8.3.8.1.4 DPLL VCO 頻率
            5. 8.3.8.1.5 時鐘輸出頻率
         2. 8.3.8.2  模擬 PLL（APLL1、APLL2）
         3. 8.3.8.3  APLL 參考路徑
            1. 8.3.8.3.1 APLL XO 倍頻器
            2. 8.3.8.3.2 APLL XO 基準 (R) 分頻器
         4. 8.3.8.4  APLL 反饋分頻器路徑
            1. 8.3.8.4.1 具有 Σ-Δ 調制器 (SDM) 的 APLL N 分頻器
         5. 8.3.8.5  APLL 環路濾波器（LF1、LF2）
         6. 8.3.8.6  APLL 壓控振蕩器（VCO1、VCO2）
            1. 8.3.8.6.1 VCO 校準
         7. 8.3.8.7  APLL VCO 時鐘分配路徑
         8. 8.3.8.8  DPLL 基準 (R) 分頻器路徑
         9. 8.3.8.9  DPLL 時間數字轉換器 (TDC)
         10. 8.3.8.10 DPLL 環路濾波器 (DLF)
         11. 8.3.8.11 DPLL 反饋 (FB) 分頻器路徑
      9. 8.3.9  輸出時鐘分配
      10. 8.3.10 輸出源多路復用器
      11. 8.3.11 輸出通道多路復用器
      12. 8.3.12 輸出分頻器 (OD)
      13. 8.3.13 SYSREF/1PPS 輸出
      14. 8.3.14 輸出延遲
      15. 8.3.15 時鐘輸出驅動器
          1. 8.3.15.1 差分輸出
          2. 8.3.15.2 LVCMOS 輸出
      16. 8.3.16 時鐘輸出連接和端接
      17. 8.3.17 無毛刺輸出時鐘啟動
      18. 8.3.18 LOL 期間輸出自動靜音
      19. 8.3.19 輸出同步 (SYNC)
      20. 8.3.20 零延遲模式 (ZDM)
      21. 8.3.21 DPLL 可編程相位延遲
      22. 8.3.22 歷時計數器 (TEC)
          1. 8.3.22.1 配置 TEC 功能
          2. 8.3.22.2 SPI 作為觸發源
          3. 8.3.22.3 GPIO 引腳作為 TEC 觸發源
             1. 8.3.22.3.1 示例：使用 TEC 和 GPIO1 作為觸發器進行歷時測量
          4. 8.3.22.4 TEC 時序
          5. 8.3.22.5 其他 TEC 行為
   4. 8.4 器件功能模式
      1. 8.4.1 DPLL 運行狀態
         1. 8.4.1.1 自由運行
         2. 8.4.1.2 鎖定獲取
         3. 8.4.1.3 DPLL 被鎖定
         4. 8.4.1.4 保持
      2. 8.4.2 數控振蕩器 (DCO) 頻率和相位調整
         1. 8.4.2.1 DPLL DCO 控制
         2. 8.4.2.2 DPLL DCO 相對調整頻率步長
         3. 8.4.2.3 APLL DCO 頻率步長
      3. 8.4.3 APLL 頻率控制
      4. 8.4.4 器件啟動
         1. 8.4.4.1 器件上電復位 (POR)
         2. 8.4.4.2 PLL 啟動序列
         3. 8.4.4.3 寄存器配置的啟動選項
         4. 8.4.4.4 GPIO1 和 SCS_ADD 功能
         5. 8.4.4.5 ROM 頁選擇
         6. 8.4.4.6 ROM 詳細說明
         7. 8.4.4.7 EEPROM 覆蓋層
   5. 8.5 編程
      1. 8.5.1 存儲器概述
      2. 8.5.2 接口和控制
         1. 8.5.2.1 通過 TICS Pro 進行編程
         2. 8.5.2.2 SPI 串行接口
         3. 8.5.2.3 I2C 串行接口
      3. 8.5.3 通用寄存器編程序列
      4. 8.5.4 EEPROM 編程步驟
         1. 8.5.4.1 SRAM 編程方法概述
         2. 8.5.4.2 使用寄存器提交方法進行 EEPROM 編程
         3. 8.5.4.3 使用直接寫入方法或混合方法進行 EEPROM 編程
         4. 8.5.4.4 I2C 地址和 EEPROM 修訂版本號的五個 MSB
10. 9 應用和實施
    1. 9.1 應用信息
       1. 9.1.1 器件啟動序列
       2. 9.1.2 斷電 (PD#) 引腳
       3. 9.1.3 通過自舉引腳進行啟動
       4. 9.1.4 引腳狀態
       5. 9.1.5 ROM 和 EEPROM
       6. 9.1.6 電源軌時序、電源斜升速率和混合電源域
          1. 9.1.6.1 上電復位 (POR) 電路
          2. 9.1.6.2 從單電源軌上電
          3. 9.1.6.3 從雙電源軌上電
          4. 9.1.6.4 非單調或緩慢上電電源斜坡
       7. 9.1.7 XO 啟動緩慢或延遲
    2. 9.2 典型應用
       1. 9.2.1 設計要求
       2. 9.2.2 詳細設計過程
       3. 9.2.3 應用曲線
    3. 9.3 最佳設計實踐
    4. 9.4 電源相關建議
       1. 9.4.1 電源旁路
    5. 9.5 布局
       1. 9.5.1 布局指南
       2. 9.5.2 布局示例
       3. 9.5.3 熱可靠性
11. 10器件和文檔支持
    1. 10.1 器件支持
       1. 10.1.1 開發支持
          1. 10.1.1.1 時鐘樹架構編程軟件
          2. 10.1.1.2 德州儀器 (TI) 時鐘和合成器 (TICS) Pro 軟件
          3. 10.1.1.3 PLLatinum? 仿真工具
    2. 10.2 文檔支持
       1. 10.2.1 相關文檔
    3. 10.3 接收文檔更新通知
    4. 10.4 支持資源
    5. 10.5 商標
    6. 10.6 靜電放電警告
    7. 10.7 術語表
12. 11修訂歷史記錄
13. 12機械、封裝和可訂購信息
    1. 12.1 機械數據
    2.     封裝信息
    3. 12.2 卷帶包裝信息

適用于無線通信和 且具有 BAW VCO 和 JED204B/JED204C 的 LMK5C23208A 2-DPLL 3-APLL 2 路輸入 8 路輸出網絡同步器

本資源的原文使用英文撰寫。 為方便起見，TI 提供了譯文；由于翻譯過程中可能使用了自動化工具，TI 不保證譯文的準確性。 為確認準確性，請務必訪問 ti.com 參考最新的英文版本（控制文檔）。

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