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LMK5C23208A

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具有 JESD204B/C 和 BAW VCO 的兩 DPLL、三 APLL、兩輸入和 8 輸出網(wǎng)絡(luò)同步器

產(chǎn)品詳情

Function Clock network synchronizer Number of outputs 8 Output type CML, LVCMOS, LVDS, LVPECL RMS jitter (fs) 50 Features JESD204B Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 3000 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Supply voltage (min) (V) 3.135 Supply voltage (max) (V) 3.465 Operating temperature range (°C) -40 to 85 Number of input channels 2
Function Clock network synchronizer Number of outputs 8 Output type CML, LVCMOS, LVDS, LVPECL RMS jitter (fs) 50 Features JESD204B Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 3000 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Supply voltage (min) (V) 3.135 Supply voltage (max) (V) 3.465 Operating temperature range (°C) -40 to 85 Number of input channels 2
VQFN (RGC) 64 81 mm2 9 x 9
  • 基于 BAW VCO 的超低抖動無線基礎(chǔ)設(shè)施和以太網(wǎng)時(shí)鐘
    • 在 491.52MHz 下典型 RMS 抖動為 40fs，最大 RMS 抖動為 57fs
    • 在 245.76MHz 下典型 RMS 抖動為 50fs，最大 RMS 抖動為 62fs

  • 2 個(gè)高性能數(shù)字鎖相環(huán) (DPLL) 搭配 3 個(gè)模擬鎖相環(huán) (APLL)

    • 可編程 DPLL 環(huán)路帶寬范圍為 1mHz 至 4kHz
    • DCO 頻率調(diào)節(jié)步長 < 1ppt
  • 2 個(gè)差分或單端 DPLL 輸入
    • 1Hz (1PPS) 至 800MHz 輸入頻率
    • 數(shù)字 保持 和 無中斷切換
  • 8 個(gè)采用可編程 HSDS、AC-LVPECL、LVDS 和 HSCL 格式的差分輸出
    • 當(dāng)在 OUT0_P/N、OUT1_P/N、GPIO1 和 GPIO2 上配置 6 個(gè) LVCMOS 頻率輸出并在 OUT3_P/N 至 OUT15_P/N 上配置 6 個(gè)差分輸出時(shí)，最多總共 12 個(gè)頻率輸出
    • 支持可編程擺幅和共模的 1Hz (1PPS) 至 1250MHz 輸出頻率
    • 符合 PCIe 第 1 代到第 6 代標(biāo)準(zhǔn)
  • I2C 或 3 線/4 線 SPI
  • 基于 BAW VCO 的超低抖動無線基礎(chǔ)設(shè)施和以太網(wǎng)時(shí)鐘
    • 在 491.52MHz 下典型 RMS 抖動為 40fs，最大 RMS 抖動為 57fs
    • 在 245.76MHz 下典型 RMS 抖動為 50fs，最大 RMS 抖動為 62fs

  • 2 個(gè)高性能數(shù)字鎖相環(huán) (DPLL) 搭配 3 個(gè)模擬鎖相環(huán) (APLL)

    • 可編程 DPLL 環(huán)路帶寬范圍為 1mHz 至 4kHz
    • DCO 頻率調(diào)節(jié)步長 < 1ppt
  • 2 個(gè)差分或單端 DPLL 輸入
    • 1Hz (1PPS) 至 800MHz 輸入頻率
    • 數(shù)字 保持 和 無中斷切換
  • 8 個(gè)采用可編程 HSDS、AC-LVPECL、LVDS 和 HSCL 格式的差分輸出
    • 當(dāng)在 OUT0_P/N、OUT1_P/N、GPIO1 和 GPIO2 上配置 6 個(gè) LVCMOS 頻率輸出并在 OUT3_P/N 至 OUT15_P/N 上配置 6 個(gè)差分輸出時(shí)，最多總共 12 個(gè)頻率輸出
    • 支持可編程擺幅和共模的 1Hz (1PPS) 至 1250MHz 輸出頻率
    • 符合 PCIe 第 1 代到第 6 代標(biāo)準(zhǔn)
  • I2C 或 3 線/4 線 SPI

LMK5C23208A 是一款高性能網(wǎng)絡(luò)同步器和抖動清除器，旨在滿足無線通信和基礎(chǔ)設(shè)施應(yīng)用的嚴(yán)格要求。

器件集成了 2 個(gè) DPLL 和 3 個(gè) APLL，可通過可編程環(huán)路帶寬 (LBW) 提供無中斷切換和抖動衰減功能，具備一個(gè)外部環(huán)路濾波器，充分提升了靈活性和易用性。

APLL3 具有超高性能 PLL 和 TI 專有的體聲波 (BAW) 技術(shù)。BAW APLL 可以生成 491.52MHz 輸出時(shí)鐘，其 RMS 抖動典型值為 40fs / 最大值為 60fs（12kHz 至 20MHz），而不受 DPLL 基準(zhǔn)輸入的頻率和抖動特性的影響。APLL2 和 APLL1（傳統(tǒng) LC VCO）提供用于第二或第三頻率域和/或同步域的選項(xiàng)。

基準(zhǔn)驗(yàn)證電路會監(jiān)測 DPLL 基準(zhǔn)輸入，并在檢測到或丟失輸入時(shí)自動執(zhí)行無中斷切換。零延遲模式 (ZDM) 可控制輸入和輸出之間的相位關(guān)系。

該器件可通過 I2C 或 SPI 進(jìn)行全面編程。集成的 EEPROM 可用于自定義系統(tǒng)啟動時(shí)鐘。該器件還具有出廠默認(rèn)的 ROM 配置文件作為備用選項(xiàng)。

LMK5C23208A 是一款高性能網(wǎng)絡(luò)同步器和抖動清除器，旨在滿足無線通信和基礎(chǔ)設(shè)施應(yīng)用的嚴(yán)格要求。

器件集成了 2 個(gè) DPLL 和 3 個(gè) APLL，可通過可編程環(huán)路帶寬 (LBW) 提供無中斷切換和抖動衰減功能，具備一個(gè)外部環(huán)路濾波器，充分提升了靈活性和易用性。

APLL3 具有超高性能 PLL 和 TI 專有的體聲波 (BAW) 技術(shù)。BAW APLL 可以生成 491.52MHz 輸出時(shí)鐘，其 RMS 抖動典型值為 40fs / 最大值為 60fs（12kHz 至 20MHz），而不受 DPLL 基準(zhǔn)輸入的頻率和抖動特性的影響。APLL2 和 APLL1（傳統(tǒng) LC VCO）提供用于第二或第三頻率域和/或同步域的選項(xiàng)。

基準(zhǔn)驗(yàn)證電路會監(jiān)測 DPLL 基準(zhǔn)輸入，并在檢測到或丟失輸入時(shí)自動執(zhí)行無中斷切換。零延遲模式 (ZDM) 可控制輸入和輸出之間的相位關(guān)系。

該器件可通過 I2C 或 SPI 進(jìn)行全面編程。集成的 EEPROM 可用于自定義系統(tǒng)啟動時(shí)鐘。該器件還具有出廠默認(rèn)的 ROM 配置文件作為備用選項(xiàng)。
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* 數(shù)據(jù)表 適用于無線通信和 且具有 BAW VCO 和 JED204B/JED204C 的 LMK5C23208A 2-DPLL 3-APLL 2 路輸入 8 路輸出 網(wǎng)絡(luò)同步器 數(shù)據(jù)表 PDF | HTML 英語版 PDF | HTML 2025年 5月 20日
應(yīng)用手冊 差分及單端信號的端接指南 PDF | HTML 英語版 PDF | HTML 2025年 12月 19日
用戶指南 LMK5C23208A 編程人員指南 (Rev. A) PDF | HTML 英語版 (Rev.A) PDF | HTML 2025年 11月 26日
應(yīng)用手冊 PLL 器件的振蕩器電源考慮因素 PDF | HTML 英語版 PDF | HTML 2025年 11月 19日

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包含信息：
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