6 總結(jié)

雖然本文中展示的所有實驗案例都在 MSPS 范圍內(nèi)，但提供干凈的高壓擺率時鐘源對于充分提高 ADC 性能至關(guān)重要。在使用 GSPS ADC 或高速 ADC 進(jìn)行設(shè)計時，這些基本要點非常有用。

了解相位噪聲和抖動之間的差異也至關(guān)重要。請注意，為了捕獲采樣時鐘源產(chǎn)生的抖動的本底噪聲，請將積分帶寬上限設(shè)置為至少 Fs，建議設(shè)置為 2×Fs。另一個注意事項是，寬帶本底噪聲是相位噪聲和/或抖動計算中最大的噪聲來源。相位噪聲曲線的這一象限對 ADC SNR 性能影響最大。

為了實現(xiàn) ADC 所需的性能，選擇一個良好、干凈的時鐘至關(guān)重要，尤其是因為并非所有時鐘器件、振蕩器和信號源都是相同的。應(yīng)在適當(dāng)時對時鐘進(jìn)行濾波以幫助抑制雜散和/或降低寬帶噪聲。但是，使用濾波器時可能需要進(jìn)行權(quán)衡，因為濾波器會降低時鐘邊沿的壓擺率，而這也會影響 ADC 性能。

請遠(yuǎn)離 FPGA 時鐘。FPGA 時鐘易于設(shè)計和實施，因為這些時鐘是一種很好的低成本替代品。但是，如果設(shè)計中的首要要求是充分提高 ADC SNR 性能，這些時鐘無法實現(xiàn)所述的 ADC 數(shù)據(jù)表性能。

最后，選擇正確的時鐘接口也很重要。差分信號是消除時鐘信號中的共模噪聲和干擾的關(guān)鍵。因此，為了獲得最佳的轉(zhuǎn)換信號質(zhì)量，應(yīng)使用 LVPECL 或 CML 樣式的接口，而不是 LVDS 或單端 LVCMOS 時鐘信號接口。

總之，如果下一個 ADC 設(shè)計的重點目標(biāo)是實現(xiàn)最高的 SNR 性能，那么請?zhí)崆翱紤]所有這些注意事項，以免在下一個 ADC 時鐘設(shè)計中出現(xiàn)缺陷并產(chǎn)生抖動。