5 了解如何運用時鐘權衡來實現所需的 ADC 性能

相位噪聲曲線中噪聲的最大貢獻者之一是本底噪聲，也稱為寬帶噪聲。如果一個源比另一個源具有更高的本底噪聲，則本底噪聲更高的源會增加相位噪聲曲線下的面積，從而增加指定積分帶寬的抖動值。

通常，帶通濾波器 (BPF) 可降低時鐘信號或信號源的寬帶噪聲。BPF 還有助于從本質上濾除不需要的雜散信號，即使這些雜散信號有時是由高性能、低噪聲信號發生器產生的。但請注意，BPF 也會降低信號的壓擺率。因此，為保持較高的壓擺率，需要增加相對于濾波器損耗的時鐘信號。圖 5-1 展示了在應用和不應用帶通濾波的情況下，三個不同信號發生器的相位噪聲曲線圖。該實驗所用的帶通濾波器具有 25MHz 中心頻率，帶通為 10%。請注意寬帶噪聲在超出 1MHz 范圍時的性能下降有所改善，這表明使用 BPF 通常會產生寬帶更干凈、抖動更低的時鐘信號（但時鐘壓擺率下降不足以顯著影響 ADC 性能）。

圖 5-1 應用和不應用濾波的情況下不同信號源的相位噪聲曲線

從不同的角度觀察濾波器示例，圖 5-2 演示了 ADC3683 的 SNR 性能與模擬輸入頻率間的關系，其中使用相同的三個信號發生器作為采樣時鐘，包括濾波和未濾波兩種情況。在用于時鐘的信號發生器的輸出端應用濾波器后，可以明顯看到 SNR 改善。在本底噪聲較高的低性能信號發生器上（在這種情況下，固有的相位噪聲非常差）應用濾波器時尤其說明了這一點。

圖 5-2 使用不同時鐘信號源進行濾波與不濾波時 ADC3683 的 SNR

到目前為止已使用信號發生器來演示時鐘信號的各種權衡。但在現實世界中，大多數設計人員會為 ADC 設計選擇特定的時鐘器件。在某些情況下，設計人員希望將 FPGA 用于 ADC 采樣時鐘。但是，不建議這么做。與 TI 大多數時鐘產品系列相比，FPGA 時鐘輸出具有明顯的加性抖動。圖 5-3 展示了 FPGA 輸出時鐘和以下 TI 時鐘產品的 25MHz 相位噪聲曲線：LMX2572、LMK04832、LMX2571、CDCE6214 和 LMK3H0102。圖 5-4 演示了用于時鐘器件的測試設置。與所示的任何 TI 時鐘器件相比，FPGA 時鐘的相位噪聲曲線（綠色曲線）更差，尤其是在本底噪聲方面。使用 FPGA 作為 ADC 采樣時鐘不是一個好的設計選擇，如果需要轉換器的數據表性能或類似性能，不建議這樣做。請注意，TI 時鐘器件的性能可能會根據配置而變化，這會直接影響器件的相位噪聲曲線。

圖 5-3 多個 TI 時鐘器件與 FPGA 輸出時鐘的相位噪聲曲線

圖 5-4 實驗室中的 ADC 和時鐘器件測試測量設置

圖 5-5 演示了使用 FPGA 輸出時鐘為 ADC3683 提供時鐘時對 ADC SNR 性能的影響，并與前面提到的 TI 時鐘器件進行比較。圖 5-5 證實具有更高相位噪聲和本底噪聲的時鐘源會顯著影響轉換器的性能。為了實現 ADC3683 的高 SNR 數據表性能，該 ADC 由無源器件（例如變壓器或平衡-非平衡變壓器）提供時鐘，而不是使用 TI 時鐘器件或其他有源器件。使用有源器件會進一步引入噪聲并降低 ADC 性能。然而，盡管使用無源器件能獲得出色性能，但無源器件的尺寸更大，成本更高，并且驅動 能力不佳。這一原因通常會促使工程師在其系統設計中放棄使用無源時鐘器件，而是選擇足以滿足性能需求的有源時鐘器件。如前所述，在有源時鐘設計中也可以采用濾波功能，這樣可以提高 ADC 性能。但是，在該實驗中并沒有這樣做，因為在 P 和 N 輸出端添加 BPF 非常復雜，需要進行大量修改，無論是板載還是非板載。

圖 5-5 TI 時鐘器件和 FPGA 輸出時鐘與 ADC3683 數據表 SNR 在不同模擬輸入頻率下的對比

與 LVDS 信號相比，具有高壓擺率的快速上升信號（如 LVPECL 或 CML 接口）也能帶來更好的 ADC 性能。圖 5-6 顯示了使用 25MHz 采樣時鐘源以及不同輸出配置、信號標準和濾波模擬輸入源時對 ADC3683 SNR 性能隨頻率變化的影響。時鐘器件用差分 (DIFF) LVDS 和 LVPECL 樣式接口以及單端 (SE) LVCMOS 樣式接口進行了配置和測試。差分樣式接口的性能也更好，主要是因為任何共模噪聲都會被固有地消除。有關差分信號與單端信號的詳細信息，請參考 SLLD009。當時鐘器件配置為輸出 LVCMOS 信號時，ADC SNR 會降低。

圖 5-6 根據各種輸出信號標準配置的時鐘器件與 ADC3683 在不同頻率下的 SNR 性能對比