ZHCADE7 November 2023 CDCE6214 , CDCE6214-Q1 , CDCE6214Q1TM , LMK00301 , LMK00304 , LMK00306 , LMK00308 , LMK00334 , LMK00334-Q1 , LMK00338 , LMK03318 , LMK03328 , LMK3H0102 , LMK6C , LMK6H , LMKDB1104 , LMKDB1108 , LMKDB1120 , LMKDB1202 , LMKDB1204
3.3 擴頻時鐘
通用時鐘和獨立參考架構均支持展頻時鐘。使用 SSC 時，時鐘頻率被調制，從而將輻射發射分布在多個頻率上，而不是單個峰值頻率上。這種頻率調制會增加抖動。通用時鐘 PCIe 系統指定 30kHz 至 33kHz 之間的調制頻率，擴展范圍在 0% 和 -0.5% 之間，稱為向下展頻 SSC。對于獨立參考架構，擴展范圍為 0% 至 -0.3%。圖 3-3 展示了不帶 SSC 時的峰值能量與帶 -0.5% 向下展頻 SSC 時的峰值能量之間的差異。-5dB 處的單個 100MHz 峰值適用于不帶 SSC 的情況。啟用 -0.5% 向下展頻 SSC 后，能量峰值為 -14dB。
如果 100MHz REFCLK 具有 -0.5% 向下展頻 SSC，PCIe 器件必須能夠承受 100MHz 的較大 ppm 變化：在典型頻率穩定性預算中為 100ppm，在時鐘頻率擴展中為 2500ppm。此規格通常表示為 -100ppm 至 +2600ppm。在 SRIS 中，允許的最大向下展頻 SSC 為 -0.3%。這種情況下的總頻率穩定性為 -100ppm 至 +1600ppm。
圖 3-3 不帶 SSC 和 -0.5% 向下展頻 SSC 時為 100MHz REFCLK對于通用時鐘架構，兩個時鐘的抖動相同。因此，對于獨立參考架構的 SSC，時鐘可以是獨立基準無展頻 (SRNS) 或獨立基準獨立展頻 (SRIS)。使用 SRIS 時，發送器和接收器在任何給定時間的時鐘頻率都不同。在這種情況下，兩個 PCIe 器件都會通過實現緩沖器來解決時鐘頻率差異問題。