CDCE6214Q1TM
- 符合面向汽車應用的 AEC-Q100 標準
- 溫度等級 2:-40°C 至 +105°C
- 功能安全型
- 通過 RMS 抖動和雜散(12kHz – 20MHz,F out > 100MHz)可將高性能、低功耗分數 N PLL 配置如下:
- 整數模式:
- 差分輸出:典型值 350fs,最大值 600fs
- LVCMOS 輸出:典型值 1.05ps,最大值 1.5ps
- 分數模式:
- 差分輸出:典型值 1.7ps,最大值 2.1ps
- LVCMOS 輸出:典型值 2.0ps,最大值 4.0ps
- 整數模式:
- 支持有 SSC 的 PCIe Gen1/2/3/4 和無 SSC 的 Gen 1/2/3/4/5
- 內部 VCO:2.335 GHz 到 2.625 GHz
- 典型功耗:4 輸出通道為 65mA,單輸出通道為 23mA。
- 通用時鐘輸入、兩個用于提供冗余支持的基準輸入
- 差分交流耦合或 LVCMOS:10MHz 至 200MHz
- 晶振:10MHz 至 50MHz
- 靈活的輸出時鐘分配
- 4 通道分頻器:多達五個獨特輸出頻率,范圍為 24kHz 至 328.125MHz
- OUT0 – OUT4 引腳具有類似 LVDS、LP-HCSL 或 LVCMOS 輸出
- 無毛刺輸出分頻器切換和輸出通道同步
- 通過 低電平有效 GPIO 和寄存器實現獨立輸出使能端
- 頻率裕量選項
- DCO 模式:頻率以 10ppb 或更小的階躍幅度遞增/遞減
- 完全集成的可配置環(huán)路帶寬:100kHz 至 1.6MHz
- 單電源或混合電源可進行電平轉換:1.8V、2.5V、3.3V
- 可配置 GPIO 和靈活配置選項
- 兼容 I 2C 的接口:頻率高達 400kHz
- 具有兩個頁面和外部選擇引腳的集成 EEPROM。可現場編程。
- 支持 100Ω 系統(tǒng)
- 電磁輻射低
- 小尺寸:24 引腳 VQFN (4mm × 4mm)
CDCE6214Q1TM 是一款 適合汽車應用的 4 通道、超低功耗、中級抖動時鐘發(fā)生器,可生成五個在各種驅動器模式之間可選的獨立時鐘輸出。輸入源可以是單端或差分輸入時鐘源,也可以是晶體。 CDCE6214Q1TM 具有一個分數 N PLL,可在任何輸入頻率下合成不相關的基礎頻率。
技術文檔
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查看全部 3 | 類型 | 標題 | 下載最新的英語版本 | 日期 | |||
|---|---|---|---|---|---|---|
| * | 數據表 | CDCE6214Q1TM 具有一個 PLL、四個差分輸出、兩個輸入和內部 EEPROM 的超低功耗時鐘發(fā)生器 數據表 | PDF | HTML | 英語版 | PDF | HTML | 2023年 6月 27日 |
| 應用手冊 | PCIe 應用的時鐘 | PDF | HTML | 英語版 | PDF | HTML | 2023年 11月 29日 | |
| 功能安全信息 | CDCE6214-Q1 Functional Safety, FIT Rate, Failure Mode Distribution and Pin FMA | PDF | HTML | 2021年 4月 15日 |
設計和開發(fā)
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評估板
CDCE6214-Q1EVM — 4 路差分輸出和 1 路 LVCMOS 輸出時鐘發(fā)生器評估模塊
CDCE6214-Q1 評估模塊 (EVM) 是 CDCE6214-Q1 超低功耗時鐘發(fā)生器的評估平臺。這款
評估模塊提供一個基于 USB 的接口,用于訪問 I2C 總線以與 CDCE6214-Q1 進行通信。引腳控制模式可以將器件設置為特定的工作模式。
評估模塊提供一個基于 USB 的接口,用于訪問 I2C 總線以與 CDCE6214-Q1 進行通信。引腳控制模式可以將器件設置為特定的工作模式。
用戶指南: PDF
設計工具
CLOCK-TREE-ARCHITECT — 時鐘樹架構編程軟件
時鐘樹架構是一款時鐘樹綜合工具,可根據您的系統(tǒng)要求生成時鐘樹解決方案,從而幫助您簡化設計流程。該工具從龐大的時鐘產品數據庫中提取數據,然后生成系統(tǒng)級多芯片時鐘解決方案。
模擬工具
PSPICE-FOR-TI — PSpice? for TI 設計和仿真工具
PSpice? for TI 可提供幫助評估模擬電路功能的設計和仿真環(huán)境。此功能齊全的設計和仿真套件使用 Cadence? 的模擬分析引擎。PSpice for TI 可免費使用,包括業(yè)內超大的模型庫之一,涵蓋我們的模擬和電源產品系列以及精選的模擬行為模型。
借助?PSpice for TI 的設計和仿真環(huán)境及其內置的模型庫,您可對復雜的混合信號設計進行仿真。創(chuàng)建完整的終端設備設計和原型解決方案,然后再進行布局和制造,可縮短產品上市時間并降低開發(fā)成本。?
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| VQFN (RGE) | 24 | Ultra Librarian |
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