8 低側 FET 的預充電和預放電

BQ769x2 的 DDSG 和 DCHG 輸出結合了前置和主 FET 驅動信號。如果設計人員想要添加預充電和/或預放電功能，可以選擇從主機控制預充電或預放電路徑，或者使用邏輯在應用前置信號時抑制主 FET 驅動器。使用主機時，預充電和預放電 FET 驅動器可能看起來像前面部分中說明的主 FET 驅動器。

BQ769x2 的預充電和預放電輸出僅以 BAT 電壓為基準，以 VSS 為基準的數字版本不可用。若要在低側設計中添加預充電和預放電功能，需要通過一個電路進行從高側到低側 FET 的電壓轉換，示例參見圖 8-1。P 溝道信號 FET（Q28、Q29）用于生成電流，電流將流向低側的電阻（R51、R52）以導通 FET。齊納二極管（D8、D9）限制了 FET 柵極的接入電壓。漏極路徑中的電阻（R58、R60）降低了 Zener 二極管的接入電壓，限制了漏極電流。如有需要，可使用拉電流路徑中的電阻來限制電流。電流將因電池電壓而異。電阻的比率將決定低側 FET 柵極的電壓。也必須調整較低電阻的大小以執行關斷。PACK- 可以擺動到 GND 之下和 PACK+ 之上，因此可加入二極管 (D7) 以避免電流經過這些器件。

圖 8-1 中的電路顯示信號轉換電路以及預充電和預放電 FET，通過 4.7kΩ 電阻限制預充電和預放電的電流路徑。此系統解決方案并不完整，因為它不含在主 FET 未同時導通時讓這些電路工作的邏輯。例如，僅當 DDSG 激活并且 PDSGgate 信號處于低電平時，才會啟用主放電 FET。4.7kΩ 電阻也需要調整，以實現設計中所需的電流和允許的功率。

PDSG 和 PCHG 在關斷時具有高阻抗，PDSG 由 R55 和 R57 上拉，PCHG 由 R56 和 R59 上拉。當 PDSG 和 PCHG 激活時，電壓拉至 BAT 電平以下，適當時導通 Q28 和 Q29。連接示波器探頭以觀察 PDSG 和 PCHG，這一般會下拉信號并導通 FET，因此圖中沒有顯示這些信號。

有關預充電電路的圖 8-2 和圖 8-3 展示了電平轉換電路的基本操作。在此電路中，電平轉換直接控制 FET。在這些波形中，DCHG 斷開連接，所以主充電 FET 保持關斷，PACK- 保持在 GND 之下。示波器探頭的加載將下拉高阻抗輸出，導通外部 FET，因此波形中沒有顯示 PCHG 信號。當 CHG 信號變為低電平時，P 溝道 FET 將 PCHGC 信號上拉至電池電壓，將 PCHG 柵極信號提升至齊納二極管的限值。由于路徑的電流受限，充電器電壓保持在電池電壓（圖中的探頭基準）之下。用大電阻保持小電流，所以開關緩慢，關斷時最為明顯。由于路徑中的電流減小，緩慢開關可能適合 FET，但經常因低電流而使用小型 FET。使用合適的方法進行設計。生成邏輯電平信號來控制主充電驅動器時，請注意開關速度以及 PACK- 的大幅電壓波動。使用以 VSS 為基準的路徑進行邏輯控制。另外，當考慮使用此電路時，注意 PCHG 和 PDSG 以 BQ769x2 的濾波 BAT 引腳為基準。如果 BAT+ 上存在瞬態，請考慮對 Q28 和 Q29 的 V_GS 電壓進行濾波或限制，并考慮干擾對邏輯電路的影響。

圖 8-1 中所示的預放電路徑以檢測電阻為基準，后者不會遠離 VSS 并通過 FET 柵極閾值進行調節。圖 8-4 展示了在沒有主放電 FET 的邏輯控制的情況下測試電路的局限性。PDSG 導通 PDSGC 信號，后者導通 PDSGgate 和預放電路徑，但 DDSG 也會變為高電平，從而導通主放電 FET，立即下拉 PACK-，而非使用電流受限的預放電路徑。低電平下 PACK- 的電平變化源于預放電周期中 DCHG 信號的臨時關斷。在預放電期間，需要通過邏輯禁用主放電 FET，以使預放電生效。