4 邏輯電平 FET

某些設計人員將認識到 REG1 可設置為 5V，而且可能要考慮使用由 DDSG 和 DCHG 輸出直接控制的邏輯電平 FET。DDSG 和 DDCHG 提供開關功能，并提供 5V 作為 V_FETON 電平。數字輸出的測試條件為 I_OH 和 I_OL 具有 5mA 拉電流或灌電流 ，但負載測試條件為 10pF 而且沒有指定上升或下降時間。

REG1 為 5V 時，要更改數據存儲器配置。

Settings:Configuration:REG12 Config     0x0F

設計人員可能用更強大的 5V 驅動器來緩沖信號，而本應用報告提供的是使用數字輸出直接驅動 FET 的示例。實際使用的是具有 4.5V 下 R_DSON 規格的 CSD18535KCS FET。圖 4-1 中展示了使用 DDSG 和 DCHG 信號驅動 FET 的示例原理圖。使用并聯 FET 時，使用 51Ω 電阻使柵極彼此隔離，以避免高頻振蕩。使用單個 FET 時，此測試電路保留了 51Ω 電阻，因此驅動電阻有所增加。

使用 1kΩ 柵極電阻 R27 驅動單個放電 FET 時，在圖 4-2 中發現了驅動器振鈴。這是使用的 FET 產生的跡線寄生效應，驅動器無法為 FET 維持合適的驅動電流。使用四個 FET 時，來自額外 Ciss 的驅動器上的額外負載會減緩導通速度并避免振鈴。不過，圖 4-3 展示了負載會暫時下拉穩壓器電壓。如果不希望這樣，可以增大 REG1 上的電容。此部分的測試波形不包括增大的 REG1 電容。

建立電路板拓撲后，設計人員可使用柵極電阻 R27 進行調節，以避免柵極振鈴。增大電阻有助于減緩 FET 導通速度并避免振鈴。實際選擇了 3kΩ 阻值，單個 FET 的導通和關斷如圖 4-4 和圖 4-5 中所示。

當充電 FET 關斷時，充電器可以自由地將 PACK- 端子拉至電池負極（即 GND）電平以下。當 DCHG 變為高電平時，充電 FET 將導通。此情況下的電壓擺幅很小，在此測試中未觀察到驅動器振鈴。圖 4-6 展示了使用 1kΩ 柵極電阻時單個充電 FET 導通的示例。關斷如圖 4-7 中所示。請注意，DCHG 很快會變為低電平，因為它不驅動柵極，D3 會阻止電流進入驅動器。柵源電阻 R35 會關斷 FET，在此測試中它是 1 MΩ，所以關斷速度慢。另請注意，10M 示波器探頭上拉 Cgate 信號，形成分壓器并保持柵極略高于 PACK- 信號。

圖 4-8 展示了具有四個 FET 的原理圖。總柵極電阻較大，因而對 R27 使用 1kΩ 電阻。由于預期放電電流較高，放電時不希望緩慢關斷，所以使用肖特基二極管提供與 R28 并聯的電阻路徑進行關斷。二極管 D6 在導通期間阻止電流進入柵極，但允許 DDSG 在關斷期間通過 R27 和 R28 從柵極拉取電流。

由于具有四個 FET 和 1kΩ 驅動電阻，此測試中的 DDSG 沒有振鈴。在圖 4-9 中可看到，當 FET 導通時 DDSG 中有壓降。圖 4-10 展示了添加圖 4-8 中的 D6 肖特基二極管和 R28 1kΩ 路徑后的關斷情況。R28 可以減小以加快關斷速度，或者 PNP 晶體管電路僅需要來自 DDSG 的控制電流。

使用四個 FET 導通 CHG 如圖 4-11 中所示。通過 1 MΩ R_GS 關斷四個 FET 如圖 4-12 中所示。FET 導通時使用該大電阻限制電流，因而關斷緩慢。

需要加快關斷速度時，包含 REG1 電壓和邏輯電平 FET 的電路幾乎沒有電壓裕量。一個解決方案是使用較小的 R_GS 電阻 R35。91kΩ R_GS 的使用如圖 4-13 和圖 4-14 中所示。導通波形與較大的 R_GS 波形相似，但關斷速度快得多。此解決方案具有 5V 電源，當充電 FET 導通時需要大概 50μA 的額外電流。

考慮使用邏輯電平 FET 解決方案時，設計人員應執行容差分析。鑒于 REG1 和 D3 肖特基二極管的容差，應使用足夠低的 R_GSON FET。