ZHCSJ18D October 2018 – November 2024 UCC21530
PRODUCTION DATA
每當電源電壓 VCCI 從低于下降閾值 VVCCI_OFF 變為高于上升閾值 VVCCI_ON 時,以及每當電源電壓 VDDx 從低于下降閾值 VVDDx_OFF 變為高于上升閾值 VVDDx_ON 時,輸出開始響應輸入前會存在一些延遲。對于 VCCI UVLO,此延遲定義為 tVCCI+ to OUT,最大值為 50μs。對于 VDDx UVLO,此延遲定義為 tVDD+ to OUT, 最大值為 10μs。TI 建議在驅動輸入信號前留出一些裕量,以確保將驅動器 VCCI 和 VDD 偏置電源完全激活。圖 6-5 和圖 6-6 展示了 VCCI 和 VDD 的加電 UVLO 延遲時序圖。
每當電源電壓 VCCI 降至下降閾值 VVCCI_OFF 以下,或者 VDDx 降至下降閾值 VVDDx_OFF 以下時,輸出會停止響應輸入并在 < 2μs 內保持低電平。這種不對稱延遲旨在確保器件能夠在 VCCI 或 VDDx 斷電期間安全運行。
圖 6-5 VCCI 上電 UVLO 延遲
圖 6-6 VDDA/B 上電 UVLO 延遲