ZHCSHS5C February 2018 – November 2024 UCC21222
PRODUCTION DATA
6.5 上電 UVLO 到輸出延遲
在驅動器為提供適當的輸出狀態做好準備之前，UVLO 上升沿到輸出之間存在上電延遲。對于 VCCI UVLO，此延遲定義為 tVCCI+ to OUT（通常為 40μs），對于 VDD UVLO，此延遲定義為 tVDD+ to OUT（通常為 5μs）。建議在驅動器的 VCCI 和 VDD 輔助電源準備就緒后，在啟動 PWM 信號之前考慮適當的裕度。圖 6-5 和圖 6-6 展示了 VCCI 和 VDD 的加電 UVLO 延遲時序圖。
如果 INA 或 INB 在 VCCI 或 VDD 超過其各自的導通閾值之前處于活動狀態，則在 VCCI 或 VDD 超過其 UVLO 上升閾值后 tVCCI+ to OUT 或 tVDDx+ to OUT 之前，輸出不會更新。但是，當 VCCI 或 VDD 收到的電壓低于其各自的關斷閾值時，在輸出保持低電平之前，延遲小于 2μs，具體取決于電源引腳上的電壓壓擺率。這種不對稱延遲旨在確保器件能夠在 VCCI 或 VDD 斷電期間安全運行。
圖 6-5 VCCI 上電 UVLO 延遲
圖 6-6 VDDA/B 上電 UVLO 延遲