ZHCSL06E February 2008 – September 2025 TPS51200
PRODUCTION DATA
6.3.11 VTT DIMM 應用的輸出容差注意事項
TPS51200 專門設計用于為存儲器終端電源軌供電（如圖 6-3 所示）。DDR 存儲器終端結構決定了 VTT 軌的主要特性，可以灌/拉電流來維持合理的 VTT 容差。有關單個存儲器單元的典型特性，請參閱圖 6-4。
圖 6-3 采用 TPS51200 的 DDR3 VTT DIMM 的典型應用圖
圖 6-4 DDR 物理信號系統雙向 SSTL 信號在圖 6-4 中，當 Q1 導通、Q2 關斷時：
- 電流從 VDDQ 通過終端電阻器流向 VTT
- VTT 灌入電流
在圖 6-4 中，當 Q2 導通、Q1 關斷時：
- 電流從 VTT 通過終端電阻器流向 GND
- VTT 拉取電流
由于 VTT 的精度直接影響存儲器信號完整性，因此必須了解 VTT 的容差要求。方程式 1 適用于直流和交流條件，并基于適用于 DDR 和 DDR2的 JEDEC VTT 規范（JEDEC 標準：DDR JESD8-9B 2002 年 5 月；DDR2 JESD8-15A 2003 年 9 月）。
規范本身表明 VTT 必須跟蹤 VTTREF 才能實現適當的信號調節。
TPS51200 確保穩壓器輸出電壓如方程式 2 所示，這適用于直流和交流條件。
其中
- –2A < IVTT < 2A
穩壓器輸出電壓在穩壓器側進行測量，而不是在負載側進行測量。該容差適用于 DDR、DDR2、DDR3、DDR3L 和低功耗 DDR3 和 DDR4 應用（有關詳細信息，請參閱表 6-1）。為滿足穩定性要求，至少需要 20μF 輸出電容。考慮到 MLCC 電容器的實際容差，三個 10μF 陶瓷電容器足以滿足 VTT 精度要求。
| DDR | DDR2 | DR3 | 低功耗 DDR3 | |
|---|---|---|---|---|
| FSB 數據速率 | 200、266、333 和 400MHz | 400、533、677 和 800MHz | 800、1066、1330 和 1600MHz | |
| 終端 | 對于所有信號，主板端接至 VTT | 對于數據組采用片上端接。用于地址、命令和控制信號的 VTT 端接 | 對于數據組采用片上端接。用于地址、命令和控制信號的 VTT 端接 | |
| 終止電流需求 | 最大瞬態拉電流/灌電流高達 2.6A 至 2.9A | 要求不高 | 要求不高 | |
| 只有 34 個信號（地址、命令、控制）連接至 VTT | 只有 34 個信號（地址、命令、控制）連接至 VTT | |||
| ODT 處理數據信號 | ODT 處理數據信號 | |||
| 突發電流小于 1A | 突發電流小于 1A | |||
| 電壓電平 | 2.5V 內核和 I/O 1.25V VTT |
1.8V 內核和 I/O 0.9V VTT |
1.5V 內核和 I/O 0.75V VTT |
1.2V 內核和 I/O 0.6V VTT |
TPS51200 使用跨導 (gM) 來驅動 LDO。器件的跨導和輸出電流決定基準輸入和輸出穩壓器之間的壓降。典型的跨導水平在 2A 電流下為 250S，并會相對于負載發生變化，以節省靜態電流（即跨導在空載條件下非常低）。(gM) LDO 穩壓器是單極系統。由于跨導的帶寬性質，只有輸出電容決定電壓環路的單位增益帶寬（請參閱方程式 3）。
其中
- ?UGBW 是單位增益帶寬
- gM 是跨導
- COUT 是輸出電容
由于有輸出大容量電容器要求，此類穩壓器有兩項限制需要注意。為了保持穩定性，輸出電容器 ESR 影響的零點位置必須大于電流環路的 –3dB 點。此約束意味著設計中不應使用具有更高 ESR 的電容器。此外，應該很好地了解陶瓷電容器的阻抗特性，以防止由于大 ESL、輸出電容器和 VO 引腳電壓引線的寄生電感而導致跨導 (gM) –3dB 點附近的增益峰值效應。