ZHCSYX2 September 2025 TCAN6062-Q1
ADVANCE INFORMATION
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
| 參數(shù) | 測試條件 | 最小值 | 典型值 | 最大值 | 單位 | |
|---|---|---|---|---|---|---|
| 器件開關(guān)特性 | ||||||
| tFastTOSIC | PWM 檢測時間（在 FAST RX 模式/FAST TX 模式和 SIC 模式之間切換的檢測時間） |
在 TXD 邊沿的 50% 到下一個 50% 邊沿（上升到上升或下降到下降）之間測量 | 210 | 245 | ns | |
| tSymbolNom | PWM 符號接受長度 | 45 | 205 | ns | ||
| tSelect | 模式預(yù)選擇時間 | 500 | 980 | ns | ||
| tDecode | PWM 檢測分辨率 | 5 | ns | |||
| tLogical_0_Tx | PWM 比率檢測為 logical_0 FAST TX | tDecode | 0.5*tSymbolNom - tDecode | ns | ||
| tLogical_1_Tx | PWM 比率檢測為 logical_1 FAST TX | 0.5*tSymbolNom + tDecode | tSymbolNom - tDecode | ns | ||
| tLogical_Rx | PWM 比率檢測到 FAST RX | tDecode | tSymbolNom - tDecode | ns | ||
| t(LOOP1) | SIC 模式：總環(huán)路延遲，驅(qū)動器輸入 (TXD) 到接收器輸出 (RXD)，隱性到顯性 | ，正常模式，VIO = 4.5V 至 5.5V，45? ≤ RL ≤ 65?，CL = 100pF，CL(RXD) = 15pF | 95 | 155 | ns | |
| ，正常模式，VIO = 3V 至 3.6V，45? ≤ RL ≤ 65?，CL = 100pF，CL(RXD) = 15pF | 100 | 165 | ns | |||
| ，正常模式，VIO = 2.25V 至 2.75V，45? ≤ RL ≤ 65?，CL = 100pF，CL(RXD) = 15pF | 105 | 175 | ns | |||
| ，正常模式，VIO = 1.71V 至 1.89V，45? ≤ RL ≤ 65?，CL = 100pF，CL(RXD) = 15pF | 120 | 190 | ns | |||
| t(LOOP2) | SIC 模式：總環(huán)路延遲，驅(qū)動器輸入 (TXD) 到接收器輸出 (RXD)，顯性到隱性 | ，正常模式，VIO = 4.5V 至 5.5V，45? ≤ RL ≤ 65?，CL = 100pF，CL(RXD) = 15pF | 110 | 165 | ns | |
| ，正常模式，VIO = 3V 至 3.6V，45? ≤ RL ≤ 65?，CL = 100pF，CL(RXD) = 15pF | 115 | 175 | ns | |||
| ，正常模式，VIO = 2.25V 至 2.75V，45? ≤ RL ≤ 65?，CL = 100pF，CL(RXD) = 15pF | 120 | 185 | ns | |||
| ，正常模式，VIO = 1.71V 至 1.89V，45? ≤ RL ≤ 65?，CL = 100pF，CL(RXD) = 15pF | 135 | 190 | ns | |||
| tMODE | 模式更改時間，從 SIC 到待機(jī)或從待機(jī)到 SIC | 30 | μs | |||
| tProp(BusDom-BusLevel0) | 從模式更改到總線 level_0 的傳播延遲 （SIC 模式到 Fast TX 模式） |
45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF | 待定 | 80 | ns | |
| tProp(BusLevel0-Rec) | FAST TX 和 FAST RX 模式下從模式更改到總線隱性的傳播延遲 （Fast 模式到 SIC 模式） |
45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF | 待定 | 325 | ns | |
| tΔBit(Bus)ADS/DAS | 發(fā)送器傳播延遲對稱性 ADS/DAS | tΔBit(Bus)ADS/DAS = tProp(TXD-BusDom) – tProp(TXD-BusLevel0) 45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF |
-30 | 30 | ns | |
| tΔBit(RXD)ADS/DAS | 接收器傳播延遲對稱性 ADS/DAS | tΔBit(RXD)ADS/DAS = tProp(BusDom-RXD) – tProp(BusLevel0-RXD) 45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF |
-20 | 20 | ns | |
| tFILTER | 有效喚醒模式的濾波時間 | 0.5 | 0.95 | μs | ||
| tWAKE | 總線喚醒超時值 | 0.8 | 6 | ms | ||
| tFlag | 喚醒模式信號傳輸 | 250 | μs | |||
| 驅(qū)動器開關(guān) — SIC 模式 | ||||||
| tprop(TxD-busrec) | 傳播延遲時間，低電平到高電平 TXD 邊沿到驅(qū)動器隱性狀態(tài)（顯性到隱性） |
STB = 0V，45? ≤ RL ≤ 65?，CL = 100pF，VIO = 4.5V 至 5.5V | 45 | 75 | ns | |
| STB = 0V，45? ≤ RL ≤ 65?，CL = 100pF，VIO = 3V 至 3.6V | 45 | 75 | ns | |||
| STB = 0V，45? ≤ RL ≤ 65?，CL = 100pF，VIO = 2.25V 至 2.75V | 45 | 75 | ns | |||
| STB = 0V，45? ≤ RL ≤ 65?，CL = 100pF，VIO = 1.71V 至 1.89V | 45 | 80 | ns | |||
| tprop(TxD-busdom) | 傳播延遲時間，高電平到低電平 TXD 邊沿到驅(qū)動器顯性狀態(tài)（隱性到顯性） |
STB = 0V，45? ≤ RL ≤ 65?，CL = 100pF，VIO = 4.5V 至 5.5V | 45 | 75 | ns | |
| STB = 0V，45? ≤ RL ≤ 65?，CL = 100pF，VIO = 3V 至 3.6V | 45 | 75 | ns | |||
| STB = 0V，45? ≤ RL ≤ 65?，CL = 100pF，VIO = 2.25V 至 2.75V | 45 | 75 | ns | |||
| STB = 0V，45? ≤ RL ≤ 65?，CL = 100pF，VIO = 1.71V 至 1.89V | 45 | 80 | ns | |||
| tsk(p) | 脈沖偏斜 (|tprop(TxD-busrec) - tprop(TxD-busdom)|) |
STB = 0V，45? ≤ RL ≤ 65?，CL = 100pF | 3.5 | 10 | ns | |
| tR | 差分輸出信號上升時間 |
STB = 0V，45? ≤ RL ≤ 65?，CL = 100pF | 22 | 30 | ns | |
| tF | 差分輸出信號下降時間 |
STB = 0V，45? ≤ RL ≤ 65?，CL = 100pF | 22 | 30 | ns | |
| tDOM | 發(fā)送顯性超時（SIC 模式） | 45? ≤ RL ≤ 65?，CL = 100pF，STB = 0V | 0.8 | 6.0 | ms | |
| 接收器開關(guān) — SIC 模式 | ||||||
| tprop(busrec-RXD) | 傳播延遲時間，總線隱性輸入到 RXD 高電平輸出（顯性到隱性） |
STB = 0V， CL(RXD) = 15pF，VIO = 4.5V 至 5.5V |
67 | 90 | ns | |
| STB = 0V，CL(RXD) = 15pF，VIO = 3V 至 3.6V | 65 | 95 | ns | |||
| STB = 0V，CL(RXD) = 15pF，VIO = 2.25V 至 2.75V | 70 | 105 | ns | |||
| STB = 0V，CL(RXD) = 15pF，VIO = 1.71V 至 1.89V | 80 | 110 | ns | |||
| tprop(busdom-RXD) | 傳播延遲時間，總線顯性輸入到 RXD 低電平輸出（隱性到顯性） |
STB = 0V， CL(RXD) = 15pF，VIO = 4.5V 至 5.5V |
56 | 80 | ns | |
| STB = 0V，CL(RXD) = 15pF，VIO = 3V 至 3.6V | 61 | 90 | ns | |||
| STB = 0V，CL(RXD) = 15pF，VIO = 2.25V 至 2.75V | 65 | 100 | ns | |||
| STB = 0V，CL(RXD) = 15pF，VIO = 1.71V 至 1.89V | 75 | 110 | ns | |||
| tR | RXD 輸出信號上升時間 | STB = 0V， CL(RXD) = 15pF |
7 | 20 | ns | |
| tF | RXD 輸出信號下降時間 | 9 | 25 | ns | ||
| tOOB_LOW (RXD) | 快速數(shù)據(jù)流量期間的 RXD 低脈沖寬度，比特率為 10 Mbit/s |
tSymbolNom = 100ns | 30 | ns | ||
| 快速數(shù)據(jù)流量期間的 RXD 低脈沖寬度，比特率為 20 Mbit/s |
tSymbolNom = 50ns | 15 | ns | |||
| 驅(qū)動器開關(guān) — FAST TX 模式 | ||||||
| tSIC_data | FAST TX 模式下的信號改善時間 | 45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF |
待定 | 775 | ns | |
| tProp(TXD-BusLevel0) | 從 TXD 邏輯 0 到總線 level_0 的傳播延遲 |
VIO = 4.5V 至 5.5V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF |
待定 | 80 | ns | |
| VIO = 3V 至 3.6V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF |
待定 | 80 | ns | |||
| VIO = 2.25V 至 2.75V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF | 待定 | 80 | ns | |||
| VIO = 1.71V 至 1.89V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF | 待定 | 80 | ns | |||
| tProp(TXD-BusLevel1) | 從 TXD 邏輯 1 到總線 level_1 的傳播延遲 |
VIO = 4.5V 至 5.5V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF |
待定 | 80 | ns | |
| VIO = 3V 至 3.6V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF |
待定 | 80 | ns | |||
| VIO = 2.25V 至 2.75V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF | 待定 | 80 | ns | |||
| VIO = 1.71V 至 1.89V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF | 待定 | 80 | ns | |||
| tBusfall | 下降時間 VDiff | 45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF | 6 | 12 | 20 | ns |
| tBusrise | 上升時間 VDiff | 45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF | 6 | 12 | 20 | ns |
| tΔBit(Bus)Level1 | FAST TX 模式下發(fā)送的 level_1 位寬度變化 |
相對于 TXD tBit_data 長度的總線 level_1 位 長度變化 tΔBit(Bus)Level1 = tBit(Bus) Level1 – k * tBit_data 45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF |
- 5 | 5 | ns | |
| tΔBit(RxD)Logical1 | FAST TX 模式下接收的邏輯 1 位寬度變化 |
相對于 TXD tBit_data 長度的 RXD 邏輯 1 位 長度變化 tΔBit(RxD) Logical1 = tBit(RxD) Logical1 – k * tBit_data 45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF |
- 10 | 10 | ns | |
| 接收器開關(guān) — FAST RX 模式 | ||||||
| tSIC_FAST_RX_dis | Fast RX 檢測后的 SIC 禁用時間 | VIO = 1.7V 至 5.5V，45Ω ≤ RL ≤ 65Ω，CL = 100pF，CSPLIT = 0，CL(RXD) = 15pF |
待定 | 80 | ns | |
| tProp(BusLevel0-RXD) | 從總線 level_0 到 RXD 邏輯 0 的傳播延遲 | VIO = 4.5V 至 5.5V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF |
待定 | 80 | ns | |
| VIO = 3V 至 3.6V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF |
待定 | 90 | ns | |||
| VIO = 2.25V 至 2.75V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF | 待定 | 100 | ns | |||
| VIO = 1.71V 至 1.89V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF | 待定 | 110 | ns | |||
| tProp(BusLevel1-RXD) | 從總線 level_1 到 RXD 邏輯 1 的傳播延遲 | VIO = 4.5V 至 5.5V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF |
待定 | 80 | ns | |
| VIO = 3V 至 3.6V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF |
待定 | 90 | ns | |||
| VIO = 2.25V 至 2.75V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF | 待定 | 100 | ns | |||
| VIO = 1.71V 至 1.89V，45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF | 待定 | 110 | ns | |||
| tΔREC_Logical1 | FAST RX 模式下的邏輯 1 接收器時序?qū)ΨQ性 |
相對于總線 level_1 位長度的 RXD 邏輯 1 位長度變化 tΔREC_Logical1 = tBit(RxD) Logical1 - tBit( Bus) Level1 45Ω ≤ RL ≤ 60Ω，CL = 25pF，CSPLIT = 0，CL(RXD) = 15pF |
-5 | 5 | ns | |
| 信號改善時序特性 | ||||||
| tPAS_REC_START | 被動隱性階段的 開始時間 |
從 TXD 上升 50% 邊沿（斜率 <5ns）到被動隱性階段開始的持續(xù)時間 | 待定 | 530 | ns | |
| tACT_REC_START | 主動信號改善階段的開始時間 | 從 TXD 上升 50% 邊沿（斜率 <5ns）到被動隱性階段開始的持續(xù)時間 | 待定 | 120 | ns | |
| tACT_REC_END | 主動信號改善階段的結(jié)束時間 | 355 | 待定 | ns | ||
| tΔBit(Bus) | 傳輸?shù)奈粚捵兓?br> | tΔBit(Bus) = tBit(Bus) - tBit(TxD) STB = 0V，45? ≤ RL ≤ 65?，CL = 100pF (≤ ±1%)，CL(RXD) = 15pF (≤ ±1%) |
-10 | 10 | ns | |
| tΔBIT(RxD) | 接收的位寬變化 |
tΔBIT(RxD) = tBit(RxD) - tBit(TxD) STB = 0V，45? ≤ RL ≤ 65?，CL = 100pF (≤ ±1%)，CL(RXD) = 15pF (≤ ±1%) |
-30 | 20 | ns | |
| tΔREC | 接收器時間對稱性 |
tΔREC = tBit(RxD) - tBit(Bus) STB = 0V，45? ≤ RL ≤ 65?，CL = 100pF (≤ ±1%)，CL(RXD) = 15pF (≤ ±1%) |
-20 | 15 | ns | |