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ZHCSNN4D October 2020 – May 2025 LMG3422R050 , LMG3426R050 , LMG3427R050

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機械數據 (封裝 | 引腳)

RQZ|54

散熱焊盤機械數據 (封裝 | 引腳)

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7.3.3 漏源電壓能力

由于硅 FET 在功率開關技術方面長期占據主導地位，因此許多設計人員并未意識到，不能將標稱漏源電壓作為跨技術器件比較的等效點。硅 FET 的標稱漏源電壓是根據雪崩擊穿電壓確定的。GaN FET 的標稱漏源電壓是根據數據表規格的長期可靠性確定的。

如果超過硅 FET 的標稱漏源電壓，可能立即導致損壞或造成永久性損壞。與此同時，GaN FET 的擊穿電壓遠高于標稱漏源電壓。例如，LMG342xR050 的擊穿電壓超過 800V。

輸入電壓浪涌期間，硅 FET 通常是電源應用中的薄弱環節。浪涌保護電路必須經過精心設計，確保不會超過硅 FET 雪崩能力，因為將浪涌箝位在硅 FET 擊穿電壓以下并不可行。但是，將浪涌電壓箝位在 GaN FET 擊穿電壓以下卻十分容易。事實上，GaN FET 可以在浪涌期間繼續開關，這意味著輸出功率不會中斷。

利用圖 7-1，能夠解釋 LMG342xR050 漏源能力。該圖顯示了在開關應用中，GaN FET 在單個開關周期內的漏源電壓隨時間的變化情況。不對開關頻率或占空比進行任何聲明。不建議將該器件用作非開關應用中的持續電壓應力。

LMG3422R050 LMG3426R050 LMG3427R050 漏源電壓開關周期

圖 7-1 漏源電壓開關周期

FET 處于導通狀態時，波形在 t₀ 之前開始。在 t₀ 時，GaN FET 關斷，寄生元件導致漏源電壓以高頻振鈴。峰值振鈴電壓指定為 V_DS(tr)。高頻振鈴已經減弱了 t₁。在 t₁ 和 t₂ 之間，FET 漏源電壓由開關應用的特性響應設置。該特性顯示為一條平線，但也可能有其他響應。t₁ 與 t₂ 之間的電壓指定為 V_DS(off)。在 t₂ 時，GaN FET 在非零漏源電壓下導通。在 t₂ 時，漏源電壓指定為 V_{DS(switching)}。圖中顯示了獨特的 V_DS(tr)、V_DS(off) 以及 V_{DS(switching)} 參數，因為每個參數都能夠在 GaN FET 的整個壽命內產生應力。

LMG342xR050 漏源浪涌電壓能力可以通過“規格”中的絕對最大額定值 V_{DS(tr)(surge)} 與 V_DS(surge) 體現，其中，V_{DS(tr)(surge)} 映射到圖 7-1 中的 V_DS(tr)，V_DS(surge) 映射到圖 7-1 中的 V_DS(off) 與 V_{DS(switching)}。如需了解有關 TI GaN FET 浪涌能力的更多相關信息，可參閱《一種在使用條件下驗證 GaN FET 在電源線路浪涌中可靠性的新方法》。