ZHCSMI0F September 2020 – April 2025 DP83TG720S-Q1
PRODUCTION DATA
| 引腳 | 狀態(tài)(1) | 說明(2) | |
|---|---|---|---|
| 名稱 | 編號(hào) | ||
| MAC 接口 | |||
RX_D3 | 23 | S、PD、O | 接收數(shù)據(jù)：對(duì)電纜上接收的符號(hào)進(jìn)行解碼并將其從這些引腳發(fā)出，發(fā)送操作與 RX_CLK 的上升沿同步。當(dāng) RX_DV（從 RX_CTL 解碼）置位時(shí)，包含有效數(shù)據(jù)。半字節(jié) RX_D[3:0] 在 RGMII 模式下發(fā)送。 RX_M/RX_P：差分 SGMII 數(shù)據(jù)輸出。這些引腳將 PHY 數(shù)據(jù)發(fā)送至 MAC。 |
RX_D2 | 24 | ||
RX_D1 | 25 | ||
RX_D0 | 26 | ||
| RX_CLK | 27 | O | 接收時(shí)鐘：在 RGMII 模式下，PHY 為 MAC 提供該 125MHz 時(shí)鐘。 在 SGMII 模式下未使用 |
| RX_CTRL | 15 | S、PD、O | RGMII 接收控制：接收控制將接收數(shù)據(jù)有效指示和接收錯(cuò)誤指示組合成單個(gè)信號(hào)。RX_DV 在 RX_CLK 的上升沿出現(xiàn)，RX_ER 在 RX_CLK 的下降沿出現(xiàn)。 在 SGMII 模式下僅用作自舉 |
| TX_CLK | 28 | I | 發(fā)送時(shí)鐘：在 RGMII 模式下，MAC 為 PHY 提供該 125MHz 時(shí)鐘。 在 SGMII 模式下未使用 |
| TX_CTRL | 29 | I | RGMII 發(fā)送控制：發(fā)送控制將發(fā)送啟用和發(fā)送錯(cuò)誤指示組合成單個(gè)信號(hào)。TX_EN 在 TX_CLK 的上升沿之前出現(xiàn)；TX_ER 在 TX_CLK 的下降沿出現(xiàn)。 在 SGMII 模式下未使用 |
| TX_D3 | 30 | I | 發(fā)送數(shù)據(jù)：在 RGMII 模式下，發(fā)送數(shù)據(jù)半字節(jié) TX_D[3:0] 接收自 MAC。 TX_M/TX_P：差分 SGMII 數(shù)據(jù)輸入。這些引腳接收從 MAC 發(fā)送到 PHY 的數(shù)據(jù)。 |
| TX_D2 | 31 | ||
TX_D1 | 32 | ||
TX_D0 | 33 | ||
| 串行管理接口 | |||
| MDC | 1 | I | 管理數(shù)據(jù)時(shí)鐘：MDIO 串行管理輸入和輸出數(shù)據(jù)的同步時(shí)鐘。 |
| MDIO | 36 | OD、IO | 管理數(shù)據(jù)輸入/輸出：雙向管理數(shù)據(jù)信號(hào)由管理站或 PHY 提供。該引腳需要外部上拉電阻器（建議值 = 2.2kΩ）。 |
| 控制接口 | |||
| INT | 2 | PU、OD、O | 中斷：低電平有效輸出，發(fā)生中斷時(shí)置位為低電平。此引腳具有弱內(nèi)部上拉電阻。必須訪問寄存器才可啟用各種中斷觸發(fā)。一旦設(shè)置中斷事件標(biāo)志，就需要訪問寄存器來清除該引腳上的中斷事件。 可使用寄存器 [0x0011] 將該引腳配置為高電平有效輸出。 為可靠捕獲中斷源，建議在 int_n 引腳置位為中斷之后再讀取中斷寄存器 x12、x13、x18 的狀態(tài)。 |
| RESET | 3 | PU、I | 復(fù)位：低電平有效輸入，用于初始化或重新初始化 DP83TG720S-Q1。將該引腳置位為低電平（至少 10μs），可強(qiáng)制執(zhí)行復(fù)位過程。所有內(nèi)部寄存器都會(huì)重新初始化為寄存器映射部分為每一位規(guī)定的默認(rèn)狀態(tài)。取消置位復(fù)位后，將對(duì)所有自舉引腳重新采樣。 |
| INH | 10 | PMOS OD | INH：高電平有效 PMOS 開漏輸出。PHY 進(jìn)入睡眠狀態(tài)時(shí)，PHY 會(huì)釋放 INH 引腳，允許外部下拉電阻器（建議值 = 10kΩ）將線路拉至接地。處于任何其他狀態(tài)時(shí)，INH 引腳會(huì)將高電平狀態(tài)驅(qū)動(dòng)至 VSLEEP 電源軌。 |
| WAKE | 8 | PD、I | 喚醒：喚醒引腳上的高電平有效（該引腳用于 VSLEEP 域）脈沖將 PHY 從睡眠狀態(tài)喚醒。有關(guān)脈沖寬度，請(qǐng)參閱時(shí)序部分。睡眠狀態(tài)未使用或懸空時(shí)，該引腳可直接與 VSLEEP 電源軌相連。 |
| STRP_1 | 14 | I | Strap 1：該引腳用于搭接 PHY_AD 位。 |
| 時(shí)鐘接口 | |||
| XI | 5 | I | 基準(zhǔn)時(shí)鐘輸入：基準(zhǔn)時(shí)鐘 25MHz ± 100ppm 容差晶振或振蕩器輸入。該器件支持通過引腳 XI 和 XO 連接的外部晶振諧振器，或僅連接至引腳 XI 且 XO 懸空的外部 CMOS 電平振蕩器。 |
| XO | 4 | O | 基準(zhǔn)時(shí)鐘輸出：XO 引腳僅用于晶振。CMOS 電平振蕩器與 XI 相連時(shí)，該引腳為懸空。 |
| LED/GPIO 接口 | |||
| LED_0/GPIO_0 | 35 | S、PD、IO | LED_0：鏈路狀態(tài) |
| LED_1/GPIO_1 | 6 | S、PD、IO | LED_1：鏈路狀態(tài)，針對(duì) TX/RX 活動(dòng)閃爍 |
| CLKOUT/GPIO_2 | 16 | IO | 時(shí)鐘輸出：默認(rèn)為 25MHz 基準(zhǔn)時(shí)鐘（XI 的緩沖復(fù)制）。如未使用，可通過寫入寄存器 0x0453 = 0x0006 來禁用時(shí)鐘輸出。 |
| 媒體相關(guān)接口 | |||
| TRD_M | 13 | IO | 差分發(fā)送和接收：為 1000BASE-T1 運(yùn)行配置的雙向差分信號(hào)，符合 IEEE 802.3bp 標(biāo)準(zhǔn)。 |
| TRD_P | 12 | ||
| 電源和接地引腳 | |||
| VDDA3P3 | 11 | 電源 | 內(nèi)核電源：3.3V。請(qǐng)參閱去耦網(wǎng)絡(luò)的電源建議。 |
| VDDIO | 22、34 | 電源 | IO 電源：1.8V、2.5V 或 3.3V。請(qǐng)參閱去耦網(wǎng)絡(luò)的電源建議。 |
| VDD1P0 | 9、21 | 電源 | 內(nèi)核電源：1.0V。請(qǐng)參閱去耦網(wǎng)絡(luò)的電源建議。 |
| VSLEEP | 7 | 電源 | 睡眠電源：3.3V。請(qǐng)參閱去耦網(wǎng)絡(luò)的電源建議。 如未使用睡眠功能，則應(yīng)將該引腳連接至 VDDA3P3。 |
| 接地 | DAP | 接地 | 接地 |
| 請(qǐng)勿連接 | |||
| DNC | 17、18、19、20 | DNC | DNC：請(qǐng)勿連接（連接至這些引腳的測(cè)試結(jié)構(gòu)應(yīng)保持懸空，以避免損壞或進(jìn)入錯(cuò)誤的 PHY 模式） |