ZHCSVK2 March 2024 DAC39RF10-SEP , DAC39RF10-SP , DAC39RFS10-SEP , DAC39RFS10-SP
PRODMIX
8.3 電源相關建議
該器件有三個電源電壓并且需要七個電源域，才能實現表 8-4 中所示的數據表性能。
| 電壓 | 電源域 | 器件電源 |
|---|---|---|
| +1.8V | VDDA | VDDA18A、VDDA18B |
| VDDIO | VDDIO | |
| VDDCSR | VDDCLK、VDDSYS、VDDR | |
| +1V | VDDL | VDDLA、VDDLB |
| VDDCLK | VDDCLK10 | |
| DVDD | VDDDIG、VDDT、VDDDEA 和 VDDDEB | |
| -1.8V | VEEx | VEEAM18、VEEBM18 |
圖 8-22 展示了 -SP 級的建議電源，圖 8-23 展示了 -SEP 級的建議電源。電源電壓必須具有低噪聲，并提供所需的電流以實現額定器件性能。首先使用降壓高效開關轉換器，然后使用 LDO 進行第二級穩壓，從而降低開關噪聲并提高電壓精度。用戶還可以參閱 TI WEBENCH? Power Designer，它可用于根據需要選擇和設計各個電源元件。推薦的開關穩壓器為：
- -SP 等級：
- 對于 VDDLA、VDDLB 和 VDDCCLK10 域，TPS50601A-SP = +2.2V
- 對于 VDDA18A、VDDA18B、VDDIO、VDDSYS18、VDDR18 和 VDDCLK18，TPS50601A-SP = +3V
- 對于 VDDDIG、VDDEA、VDDEB 和 VDDT，TPS50601A-SP = +1V
- 對于 VEEAM18 和 VEEBM18 域，TPS7H4011-SP = -4.2V
- -SEP 等級:
- 對于 VDDLA、VDDLB 和 VDDCCLK10 域，TPS7H4010-SEP = +2.2V
- 對于 VDDA18A、VDDA18B、VDDIO、VDDSYS18、VDDR18 和 VDDCLK18，TPS7H4010-SEP = +3V
- 對于 VDDDIG、VDDEA、VDDEB 和 VDDT，TPS7H4010-SEP = +1V
- 對于 VEEAM18 和 VEEBM18 域，TPS7H4010-SEP = -3.3V
推薦的 LDO 包括：
- -SP 等級
- 對于 +1.8V 和 +1V，TPS7H1111-SP
- 對于 -1.8V，TPS7A4501-SP
- -SEP 等級
- 對于 +1.8V 和 +1V，TPS7H1111-SEP
- 對于 -1.8V，TPS7H1210-SEP
圖 8-22 推薦的 -SP 電源方框圖
圖 8-23 推薦的 -SEP 電源方框圖VDDA 電源由 LDO 或低噪聲壓降線性穩壓器調節，輸出電壓為 +1.8V，并進一步細分為以下子組電源域：
- VDDA：VDDA18A、VDDA18B
- VDDIO
- VDDCSR：VDDCLK18、VDDSYS18、VDDR18
每個器件電源均可連接到單個 LDO，但可通過鐵氧體磁珠和/或三端電容器或類似器件進行隔離。
VDDL 電源為 +1V，并進一步細分為 VDDLA 和 VDDLB。每個器件電源均可連接到單個 LDO，但可通過鐵氧體磁珠和/或三端電容器或類似器件進行隔離。
VDDCLK10 電源為 +1V，可實現出色相位噪聲性能。VDDCLK10 應單獨與 LDO 隔離，以防止其他 1.0V 電源耦合到時鐘路徑中的噪聲。
DVDD 電源為 +1V，可直接連接到開關電源。DVDD 包含以下器件電源：VDDDIG10、VDDT、VDDEA 和 VDDEB，它們均可連接在一起。無需使用鐵氧體磁珠和/或三端電容器或類似器件進行進一步隔離。
VEEx 電源由單個 LDO 提供 -1.8V 電壓，并進一步細分為 VEEAM18 和 VEEBM18，它們通過鐵氧體磁珠和/或三端電容器或類似器件進行隔離。
強烈建議遵循以下重要的電源設計注意事項：
- 當所有電源軌和總線電壓進入系統板時，將其解耦。進一步在每個電源域的 DAC 自身或其附近進行額外去耦。通常，每個電源引腳一個去耦電容器就足夠了，除非在數據表或 EVM 組件中有所規定。
- 請記住，每個附加的濾波級可實現大概 20dB/十倍頻程的噪聲抑制。
- 對高頻和低頻進行解耦，可能需要多個電容值。
- 串聯鐵氧體磁珠和饋通電容器通常用于電源普通接入點，可用于額外的電源域隔離。應該對系統板上的每個單獨電源電壓實施上述措施，無論是來自 LDO 還是開關穩壓器。
- 為了增加電容，請使用緊密堆疊的電源和接地層對（≤4mil 間距），這增加了 PCB 設計固有的高頻 (>500MHz) 解耦。
- 應盡可能使電源遠離敏感的模擬電路，如 DAC 的前端射頻級、高速時鐘和數字電路。
- 使需要更高電流的電源域靠近堆疊頂部或具有電源正常入口點的層。這樣可以更大限度地減小整體環路電感。
- 電源平面上的任何開放或無效區域，請填充接地以提供額外的隔離和屏蔽。
- 在所有相鄰電源平面和/或接地平面填充之間保持 20mil 至 25mil 的間隙。這有助于消除同一層內相鄰電源域和/或接地之間的所有間隙耦合。
- 一些開關穩壓器電路/組件可能位于 PCB 的另一側以增加隔離效果。
- 遵循 IC 制造建議；如果應用手冊或數據表中沒有直接提供建議，可以研究評估板。這些都是很好的學習工具。上述幾點可幫助提供可靠的電源設計，從而在許多應用中實現數據表中指明的性能。
每個應用在電源電壓上具有不同的噪聲容差，因此請閱讀以下兩個應用手冊以獲取更多信息，更好地理解如何進行協調：