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ZHCSVK2 March 2024 DAC39RF10-SEP , DAC39RF10-SP , DAC39RFS10-SEP , DAC39RFS10-SP

PRODMIX

封裝選項

機械數據 (封裝 | 引腳)

ACL|256
- MPBGAY8

散熱焊盤機械數據 (封裝 | 引腳)

訂購信息

7.3.7.6 串行器/解串器 PLL 控制

如果更改了各種參數，串行器/解串器接收器可在較寬的頻率范圍下工作。在設置 JESD_EN 之前，用戶必須對各種參數進行編程，串行器/解串器接收器才能工作。這些參數經過調整以保持所有這些限制：

VCO 時鐘頻率 (F_VCO) 必須介于 1.5625GHz 和 3.2GHz 之間。
當 VCO 時鐘頻率 (F_VCO) 低于 2.17GHz 時，必須設置 VRANGE。
REFDIV、MPY 和 RATE 設置都與頻率變化相關。所有頻率變化的乘積必須與所選 JMODE 的 R 值相匹配。
優先選擇具有較高 PLL 參考時鐘（和較小 MPY 乘法器）的設置。

DAC39RF10-SP DAC39RF10-SEP DAC39RFS10-SP DAC39RFS10-SEP 串行器/解串器時鐘頻率生成

圖 7-52 串行器/解串器時鐘頻率生成

表 7-17 8b/10b 編碼模式的 PLL 配置表

R 十進制（分數）	CLK 范圍 (F_CLK) (GHz)	要編程的寄存器值				實際倍頻器			通道比特率 (Gbps)
R 十進制（分數）	CLK 范圍 (F_CLK) (GHz)	REFDIV	MPY	RATE	VRANGE	REFDIV	MPY	RATE	通道比特率 (Gbps)
0.3125 (40/128)	2.5-5.12	0x08	0x14	0x3	F_CLK<3.472GHz	1/8	5	0.5	0.78125 – 1.6
0.3125 (40/128)	5.0-10.24	0x10	0x14	0x2	F_CLK<6.994GHz	1/16	5	1	1.5625 – 3.2
0.3125 (40/128)	10.0-12.8	0x20	0x14	0x1	1	1/32	5	2	3.125 – 4.0
0.4167 (40/96)	1.88-3.84	0x06	0x14	0x3	F_CLK<2.604GHz	1/6	5	0.5	0.78125 – 1.6
0.4167 (40/96)	3.75-7.68	0x0C	0x14	0x2	F_CLK<5.208GHz	1/12	5	1	1.5625 – 3.2
0.4167 (40/96)	7.50-12.8	0x18	0x14	0x1	F_CLK<10.416GHz	1/24	5	2	3.125 – 5.333
0.625 (40/64)	1.25-2.56	0x04	0x14	0x3	F_CLK<1.736GHz	1/4	5	0.5	0.78125 – 1.6
0.625 (40/64)	2.5-5.12	0x08	0x14	0x2	F_CLK<3.472GHz	1/8	5	1	1.5625 – 3.2
0.625 (40/64)	5.00-10.24	0x10	0x14	0x1	F_CLK<6.994GHz	1/16	5	2	3.125 – 6.4
0.625 (40/64)	10.00-12.8	0x20	0x14	0x0	1	1/32	5	4	6.25 – 8.0
0.833 (40/48)	0.94-1.92	0x03	0x14	0x3	F_CLK<1.302GHz	1/3	5	0.5	0.78125 – 1.6
0.833 (40/48)	1.88-3.84	0x06	0x14	0x2	F_CLK<2.604GHz	1/6	5	1	1.5625 – 3.2
0.833 (40/48)	3.75-7.68	0x0C	0x14	0x1	F_CLK<5.208GHz	1/12	5	2	3.125 – 6.4
0.833 (40/48)	7.50-12.8	0x18	0x14	0x0	F_CLK<10.416GHz	1/24	5	4	6.25 – 10.667
1 (40/40)	0.781-1.6	0x02	0x10	0x3	F_CLK<1.085GHz	1/2	4	0.5	0.78125 – 1.6
1 (40/40)	1.5625-3.2	0x04	0x10	0x2	F_CLK<2.17GHz	1/4	4	1	1.5625 – 3.2
1 (40/40)	3.125-6.4	0x08	0x10	0x1	F_CLK<4.34GHz	1/8	4	2	3.125 – 6.4
1 (40/40)	6.25-12.8	0x10	0x10	0x0	F_CLK<8.68GHz	1/16	4	4	6.25 – 12.8
1.25 (40/32)	0.625-1.28	0x02	0x14	0x3	F_CLK<0.868GHz	1/2	5	0.5	0.78125 – 1.6
1.25 (40/32)	1.25-2.56	0x04	0x14	0x2	F_CLK<1.736GHz	1/4	5	1	1.5625 – 3.2
1.25 (40/32)	2.5-5.12	0x08	0x14	0x1	F_CLK<3.472GHz	1/8	5	2	3.125 – 6.4
1.25 (40/32)	5.0-10.24	0x10	0x14	0x0	F_CLK<6.994GHz	1/16	5	4	6.25 – 12.8
1.667 (40/24)	0.47-0.96	0x03	0x28	0x3	F_CLK<0.651GHz	1/3	10	0.5	0.78125 – 1.6
1.667 (40/24)	0.94-1.92	0x03	0x14	0x2	F_CLK<1.302GHz	1/3	5	1	1.5625 – 3.2
1.667 (40/24)	1.88-3.84	0x06	0x14	0x1	F_CLK<2.604GHz	1/6	5	2	3.125 – 6.4
1.667 (40/24)	3.75-7.68	0x0C	0x14	0x0	F_CLK<5.208GHz	1/12	5	4	6.25 – 12.8
2 (40/20)	0.781-1.6	0x02	0x10	0x2	F_CLK<1.085GHz	1/2	4	1	1.5625 – 3.2
2 (40/20)	1.5625-3.2	0x04	0x10	0x1	F_CLK<2.17GHz	1/4	4	2	3.125 – 6.4
2 (40/20)	3.125-6.4	0x08	0x10	0x0	F_CLK<4.34GHz	1/8	4	4	6.25 – 12.8
2.5 (40/16)	0.625-1.28	0x02	0x14	0x2	F_CLK<0.868GHz	1/2	5	1	1.5625 – 3.2
2.5 (40/16)	1.25-2.56	0x04	0x14	0x1	F_CLK<1.736GHz	1/4	5	2	3.125 – 6.4
2.5 (40/16)	2.5-5.12	0x08	0x14	0x0	F_CLK<3.472GHz	1/8	5	4	6.25 – 12.8
3.3333 (40/12)	0.47 – 0.96	0x03	0x28	0x2	F_CLK<0.651GHz	1/3	10	1	1.5625 – 3.2
3.3333 (40/12)	0.94 – 1.92	0x03	0x14	0x1	F_CLK<1.302GHz	1/3	5	2	3.125 – 6.4
3.3333 (40/12)	1.88 – 3.84	0x06	0x14	0x0	F_CLK<2.604GHz	1/6	5	4	6.25 – 12.8
4 (40/10)	0.781 – 1.6	0x02	0x10	0x1	F_CLK<1.085GHz	1/2	4	2	3.125 – 6.4
4 (40/10)	1.5625 – 3.2	0x04	0x10	0x0	F_CLK<2.17GHz	1/4	4	4	6.25 – 12.8
5 (40/8)	0.625-1.28	0x02	0x14	0x1	F_CLK<0.868GHz	1/2	5	2	3.125 – 6.4
5 (40/8)	1.25-2.56	0x04	0x14	0x0	F_CLK<1.736GHz	1/4	5	4	6.25 – 12.8

表 7-18 64b/66b 編碼模式的 PLL 配置表

RR 十進制（分數）	CLK 范圍 (F_CLK) (GHz)	要編程的寄存器值				實際倍頻器			通道比特率 (F_BIT) (Gbps)
RR 十進制（分數）	CLK 范圍 (F_CLK) (GHz)	REFDIV	MPY	RATE	VRANGE	REFDIV	MPY	RATE	通道比特率 (F_BIT) (Gbps)
0.515625 (33/64)	6.06 – 12.41	0x20	0x21	0x1	F_CLK<8.417GHz	1/32	8.25	2	3.125 – 6.4
0.6875 (33/48)	4.55- – 9.31	0x18	0x21	0x1	F_CLK<6.313GHz	1/24	8.25	2	3.125 – 6.4
0.6875 (33/48)	9.09 – 12.8	0x30	0x21	0x0	F_CLK<12.625GHz	1/48	8.25	4	6.25 – 8.8
0.825 (33/40)	3.79 – 7.76	0x14	0x21	0x1	F_CLK<5.261GHz	1/20	8.25	2	3.125 – 6.4
0.825 (33/40)	7.58 – 12.8	0x28	0x21	0x0	F_CLK<10.521GHz	1/40	8.25	4	6.25 – 10.56
1.03125 (33/32)	3.03 – 6.21	0x10	0x21	0x1	F_CLK<4.208GHz	1/16	8.25	2	3.125 – 6.4
1.03125 (33/32)	6.06 – 12.41	0x20	0x21	0x0	F_CLK<8.417GHz	1/32	8.25	4	6.25 – 12.8
1.375 (33/24)	2.27 – 4.65	0x0C	0x21	0x1	F_CLK<3.156GHz	1/12	8.25	2	3.125 – 6.4
1.375 (33/24)	4.55 – 9.31	0x18	0x21	0x0	F_CLK<6.313GHz	1/24	8.25	4	6.25 – 12.8
1.65 (33/20)	1.89 – 3.88	0x0A	0x21	0x1	F_CLK<2.630GHz	1/10	8.25	2	3.125 – 6.4
1.65 (33/20)	3.79 – 7.76	0x14	0x21	0x0	F_CLK<5.261GHz	1/20	8.25	4	6.25 – 12.8
2.0625 (33/16)	1.52 – 3.10	0x08	0x21	0x1	F_CLK<2.104GHz	1/8	8.25	2	3.125 – 6.4
2.0625 (33/16)	3.03 – 6.21	0x10	0x21	0x0	F_CLK<4.208GHz	1/16	8.25	4	6.25 – 12.8
2.75 (33/12)	1.14 – 2.33	0x06	0x21	0x1	F_CLK<1.578GHz	1/6	8.25	2	3.125 – 6.4
2.75 (33/12)	2.27 – 4.65	0x0C	0x21	0x0	F_CLK<3.156GHz	1/12	8.25	4	6.25 – 12.8
3.3 (33/10)	0.95 – 1.94	0x05	0x21	0x1	F_CLK<1.315GHz	1/5	8.25	2	3.125 – 6.4
3.3 (33/10)	1.89 – 3.88	0x0A	0x21	0x0	F_CLK<2.630GHz	1/10	8.25	4	6.25 – 12.8
4.125 (33/8)	0.76 – 1.55	0x04	0x21	0x1	F_CLK<1.052GHz	1/4	8.25	2	3.125 – 6.4
4.125 (33/8)	1.52 – 3.10	0x08	0x21	0x0	F_CLK<2.104GHz	1/8	8.25	4	6.25 – 12.8